quartus ll设计3-8译码器

1. 打开Quartus II软件，创建一个新的工程。

2. 添加一个新的VHDL文件，命名为“decoder_3_8.vhd”。

3. 输入以下代码：

library ieee;
use ieee.std_logic_1164.all;

entity decoder_3_8 is
    port (
        a : in std_logic_vector(2 downto 0);
        y : out std_logic_vector(7 downto 0)
    );
end entity;

architecture behavioral of decoder_3_8 is
begin
    y <= (not a(2) and not a(1) and not a(0)) & '0' & '0' & '0' & '0' & '0' & '0' & '0';
    y <= (not a(2) and not a(1) and a(0)) & '0' & '0' & '0' & '0' & '0' & '0' & '1';
    y <= (not a(2) and a(1) and not a(0)) & '0' & '0' & '0' & '0' & '0' & '1' & '0';
    y <= (not a(2) and a(1) and a(0)) & '0' & '0' & '0' & '0' & '0' & '1' & '1';
    y <= (a(2) and not a(1) and not a(0)) & '0' & '0' & '0' & '1' & '0' & '0' & '0';
    y <= (a(2) and not a(1) and a(0)) & '0' & '0' & '0' & '1' & '0' & '0' & '1';
    y <= (a(2) and a(1) and not a(0)) & '0' & '0' & '0' & '1' & '0' & '1' & '0';
    y <= (a(2) and a(1) and a(0)) & '0' & '0' & '0' & '1' & '0' & '1' & '1';
end architecture;

4. 在“Pin Planner”中为输入端口“A”和输出端口“Y”分配引脚。

5. 在“Compile Design”中编译设计。

6. 在“Programmer”中下载到FPGA板上进行测试。