采用Verilog HDL语言设计分频器，实现以下功能： 1. 输出时钟周期为1s的分频时钟信号； 2. 通过LED灯或数码管显示秒数，可对9s内的秒数进行计数； 给出设计代码和测试代码

设计代码如下：

module clk_divider(
  input clk,
  output reg clk_out,
  output reg [3:0] sec_out
);

reg [26:0] count;

always @(posedge clk) begin
  if (count == 25000000-1) begin
    count <= 0;
    clk_out <= ~clk_out;
    sec_out <= sec_out + 1;
  end else begin
    count <= count + 1;
  end
end

endmodule

测试代码如下：

`timescale 1ns/1ns

module clk_divider_tb;

reg clk;
wire clk_out;
wire [3:0] sec_out;

clk_divider dut (
  .clk(clk),
  .clk_out(clk_out),
  .sec_out(sec_out)
);

initial begin
  clk = 0;
  #10;
  forever #5 clk = ~clk;
end

initial begin
  $monitor("clk=%b, clk_out=%b, sec_out=%d", clk, clk_out, sec_out);
end

endmodule

测试代码中的时钟信号 clk 为 10ns 的周期，可以通过修改 forever 循环的时间来改变。在仿真过程中可以观察到秒数从 0 到 9 循环计数，同时输出的时钟信号 clk_out 的周期为 1s。