请用 Verilog 编程。用一个状态机模型实现一个七段码数码管字符发生器。数码管如图所示，高电平点亮，该电路的功能是，当异步复位输入信号 RST 为低电平时，所有输出全部为0，无显示，当 RST 为高电平时，在时钟信号 CLK 的上升沿作用下，依次循环输出" EdA "这三个字符。

以下是使用 Verilog 编程实现的七段码数码管字符发生器：

module seven_segment_display(
    input CLK, RST,
    output reg [6:0] SEG
);

parameter [2:0] IDLE = 3'b000, E = 3'b001, D = 3'b010, A = 3'b011;
reg [2:0] state;

always @(posedge CLK) begin
    if (RST) begin
        SEG <= 7'b0000000;
        state <= IDLE;
    end else begin
        case (state)
            IDLE: begin
                SEG <= 7'b0000000;
                state <= E;
            end
            E: begin
                SEG <= 7'b1110111;
                state <= D;
            end
            D: begin
                SEG <= 7'b1001111;
                state <= A;
            end
            A: begin
                SEG <= 7'b0110111;
                state <= E;
            end
            default: state <= IDLE;
        endcase
    end
end

endmodule

该模块基于一个状态机模型实现，并使用了一个参数 `IDLE` 以及三个状态 `E`、`D` 和 `A` 来表示字符发生器的状态。在时钟信号的上升沿作用下，根据当前状态，该模块会输出相应的七段码到 `SEG` 输出端口，并更新状态。当异步复位输入信号 `RST` 为低电平时，所有输出都会被置为 0，无显示。当 `RST` 为高电平时，该模块会依次循环输出 " EdA " 这三个字符。

需要注意的是，由于该模块使用了一个状态机模型，因此在设计时需要仔细考虑状态转移的顺序和逻辑，以确保正确性。