Quartus II输入： Clock：如果计数器enable信号为1，那么在时钟上升沿，count加1 Enable：如果enable为1，那么在时钟上升沿，count加1；如果enable为0，count保持不变 Reset：重置信号，如果reset为0，count重置为0 输出： Count[3:0]：4位计数信号，范围：4‘b0000 – 4’b1111增加一位选择信号，决定计数器的计数方式 – 加1还是减1代码

根据您的要求，以下是一个基于Verilog语言的计数器代码，它可以增加或减少计数器的计数。

module counter (
    input clk,          // 时钟信号
    input rst,          // 重置信号
    input en,           // 使能信号
    input dir,          // 计数器方向信号，0为加1，1为减1
    output reg [3:0] q  // 计数器输出
);

always @(posedge clk or posedge rst) begin
    if (rst) begin
        q <= 4'b0000;
    end
    else if (en) begin
        if (dir) begin
            q <= q - 1;
        end
        else begin
            q <= q + 1;
        end
    end
end

endmodule

该代码定义了一个名为"counter"的模块，包含一个时钟输入"clk"、一个重置输入"rst"、一个使能输入"en"、一个方向输入"dir"和一个输出"q"。在时钟上升沿或重置信号变高时，根据使能和方向信号的状态更新计数器的值，并将其存储在输出"q"中。