FPGA电子秒表代码

以下是一个基于FPGA的电子秒表代码，使用Verilog语言实现：

module stopwatch(
    input clk,
    input rst,
    input start,
    output reg [23:0] time
    );

    reg [23:0] count = 0;

    always @(posedge clk, posedge rst)
    begin
        if (rst)
            count <= 0;
        else if (start)
            count <= count + 1;
    end

    always @(posedge clk, posedge rst)
    begin
        if (rst)
            time <= 0;
        else if (start && (count == 0))
            time <= 0;
        else if (start)
            time <= count;
    end

endmodule

该代码包含一个名为"stopwatch"的模块，该模块具有四个输入（时钟clk，复位rst，启动start）和一个输出（时间time）。在模块内部，使用了两个always块。

第一个always块在时钟上升沿和复位上升沿时进行操作。如果复位被激活，则计数器被清零。如果启动被激活，则计数器加1。

第二个always块在时钟上升沿和复位上升沿时进行操作。如果复位被激活，则时间被设置为0。如果启动和计数器值为0，则时间被设置为0。否则，时间被设置为计数器的当前值。

在使用该代码时，请注意时钟频率和复位时间长度的设置。