进行一个verilog设计 A. 能够同时进行 2 位选手的抢答比赛，用 2 个按键作为抢答按钮； B. 由主持人进行系统复位和抢答控制； C. 主持人允许抢答后，计时器开始倒计时，倒计时1分钟，直到有人抢答成功后，数码管上显示剩余时间和抢答成功选手号码； D. 两名选手初始分数为 0，如果抢答选手回答正确，得 1 分；若回答错误，对方得 1 分。 显示两名选手的目前分数； E. 在主持人允许前抢答被视为犯规，给出犯规标识，并自动减 1 分； F. 在一轮抢答结束后，主持人按下复位键，返回初始计时状态，以进行下一轮抢答； G. 当某个选手率先得到 5 分时，显示比赛结束； 进行一个verilog设计 A. 能够同时进行 2 位选手的抢答比赛，用 2 个按键作为抢答按钮； B. 由主持人进行系统复位和抢答控制； C. 主持人允许抢答后，计时器开始倒计时，倒计时1分钟，直到有人抢答成功后，数码管上显示剩余时间和抢答成功选手号码； D. 两名选手初始分数为 0，如果抢答选手回答正确，得 1 分；若回答错误，对方得 1 分。 显示两名选手的目前分数； E. 在主持人允许前抢答被视为犯规，给出犯规标识，并自动减 1 分； F. 在一轮抢答结束后，主持人按下复位键，返回初始计时状态，以进行下一轮抢答； G. 当某个选手率先得到 5 分时，显示比赛结束；

这是一个相对复杂的设计，需要用到多个模块和信号。以下是大致的设计流程：

1. 按键模块：设计一个按键模块，可以检测到两个抢答按钮的按下事件，并将信号传递给抢答模块。

2. 抢答模块：设计一个抢答模块，可以判断哪个选手首先按下抢答按钮，并开始计时器模块的倒计时操作。如果选手在主持人允许前抢答，将出现犯规标识，并自动减 1 分。

3. 计时器模块：设计一个计时器模块，可以实现倒计时功能，并在倒计时结束后将剩余时间和抢答成功选手号码传递给分数模块。

4. 分数模块：设计一个分数模块，可以实现两名选手的分数管理。如果抢答选手回答正确，得 1 分；若回答错误，对方得 1 分。显示两名选手的目前分数。

5. 复位模块：设计一个复位模块，可以重置整个系统，返回初始计时状态，以进行下一轮抢答。

6. 比赛结束模块：设计一个比赛结束模块，可以检测哪个选手率先得到 5 分，并显示比赛结束。

以上是大致的设计流程，您可以根据需要进行细节调整和代码实现。需要注意的是，这个设计需要用到时序逻辑，因此需要非常小心地处理信号延迟和时序问题。