module seldff( input sys_clk, input sys_rst_n, input L, input r_in, input q_in, output Q ); // 请在下面添加代码，完成3位线性反馈移位寄存器所使用的子模块的设计 // 该子模块由一个多路选择器和一个D触发器构成 // 代码量预计6行module lfsr_3bits #(parameter N = 3)( input sys_clk, input sys_rst_n, input L, input [N-1 : 0] R, output reg [N-1 : 0] prNUM ); // 请在下面添加代码，完成3位线性反馈移位寄存器的设计 // 代码量预计3行设计一个3位线性反馈移位寄存器（LFSR）电路，如下图所示。电路采用低电平同步复位信号。本设计需要通过实例化图中红色框中的子模块（D触发器 + 多路选择器）实现。

以下是完整的代码实现：

module seldff(
    input sys_clk,
    input sys_rst_n,
    input L,
    input r_in,
    input q_in,
    output Q
);

// 实例化子模块
lfsr_3bits #(.N(3)) lfsr (
    .sys_clk(sys_clk),
    .sys_rst_n(sys_rst_n),
    .L(L),
    .R({r_in, 1'b0}),
    .Q(Q)
);

// D触发器 + 多路选择器
module lfsr_3bits #(parameter N = 3)(
    input sys_clk,
    input sys_rst_n,
    input L,
    input [N-1 : 0] R,
    output reg [N-1 : 0] prNUM
);

reg [N-1 : 0] shift_reg;
reg feedback;

always @ (posedge sys_clk or negedge sys_rst_n) begin
    if (~sys_rst_n) begin
        shift_reg <= 0;
        feedback <= 0;
    end else begin
        shift_reg <= {shift_reg[N-2:0], feedback};
        feedback <= L ? shift_reg[N-2] ^ shift_reg[R] : 1'b0;
    end
end

assign prNUM = shift_reg;

endmodule

在这个实现中，我们实例化了一个3位的LFSR子模块，并将其连接到主模块的输出端口Q。在LFSR子模块中，我们同样使用了一个D触发器和一个多路选择器来实现移位寄存器和反馈逻辑。其中，R是一个N位的输入端口，表示反馈信号需要异或的位数，其中第0位始终为0，因为我们只需要异或前N-1位。在每个时钟上升沿，移位寄存器向左移动一位，并将反馈信号作为最高位输入。反馈信号的计算方式与之前的实现一样。最后，我们将移位寄存器的值输出到prNUM端口。