verilog 怎么定义常量

Verilog 中定义常量一般使用 `parameter` 关键字。下面是一个简单的例子：

module my_module (
  input clk,
  input [7:0] data_in,
  output [7:0] data_out
);

  parameter WIDTH = 8;  // 定义一个常量 WIDTH，并赋值为 8

  reg [WIDTH-1:0] count;

  always @(posedge clk) begin
    if (count == WIDTH-1)
      count <= 0;
    else
      count <= count + 1;
  end

  assign data_out = count + data_in;

endmodule