verilog 常量

Verilog 中的常量可以通过使用 `parameter` 关键字来定义。`parameter` 可以在模块中定义常量值，并且在整个设计中保持不变。常量可以是任何 Verilog 支持的数据类型，如整数、浮点数、字符串等。

以下是一个示例，展示了如何在 Verilog 中定义和使用常量：

module ExampleModule #(parameter WIDTH = 8);
  // 定义一个 8 位宽度的常量
  parameter CONSTANT_VALUE = 4'b1010;

  // 在模块中使用常量
  reg [WIDTH-1:0] data;

  initial begin
    data = CONSTANT_VALUE;
    $display("Constant value is %b", CONSTANT_VALUE);
    $display("Data is %b", data);
  end
endmodule

在上面的示例中，`ExampleModule` 模块定义了一个名为 `CONSTANT_VALUE` 的常量，它的值为 `4'b1010`。该常量在模块中被赋给 `data` 变量，并且在仿真时会显示出来。

请注意，`parameter` 定义的常量在编译时被解析，并且在运行时不可更改。