帮写我全加器的源文件和测试文件。

好的，以下是一个简单的4位全加器的Verilog源文件和测试文件示例：

全加器的源文件：

module full_adder(input A, input B, input Cin, output reg S, output reg Cout);
    always @ (A or B or Cin)
    begin
        S = A ^ B ^ Cin;
        Cout = (A & B) | (A & Cin) | (B & Cin);
    end
endmodule

全加器的测试文件：

module test_full_adder;
    reg A, B, Cin;
    wire S, Cout;

    full_adder UUT(A, B, Cin, S, Cout);

    initial
    begin
        A = 0;
        B = 0;
        Cin = 0;
        #10;
        A = 0;
        B = 0;
        Cin = 1;
        #10;
        A = 0;
        B = 1;
        Cin = 0;
        #10;
        A = 0;
        B = 1;
        Cin = 1;
        #10;
        A = 1;
        B = 0;
        Cin = 0;
        #10;
        A = 1;
        B = 0;
        Cin = 1;
        #10;
        A = 1;
        B = 1;
        Cin = 0;
        #10;
        A = 1;
        B = 1;
        Cin = 1;
        #10;
    end

    always @*
    begin
        $display("A = %b, B = %b, Cin = %b, S = %b, Cout = %b", A, B, Cin, S, Cout);
    end
endmodule

这个测试文件会对全加器进行8个不同的输入组合的测试，即000、001、010、011、100、101、110和111。你可以根据需要修改测试文件中的时序和输入值。