VerilogHDL语言设计8分频器

下面是一个VerilogHDL语言设计的8分频器，具体实现如下：

module clock_divider(
  input clk,
  output reg out
);

reg [2:0] counter; // 3-bit counter to keep track of clock cycles

always @(posedge clk) begin
    counter <= counter + 1; // increment counter on each clock cycle
    if (counter == 3'b111) begin
        counter <= 3'b0; // reset counter after 8 clock cycles
        out <= ~out; // toggle output on every 8th clock cycle
    end
end

endmodule

该模块接受一个时钟信号 `clk`，并输出一个8分频后的信号 `out`。使用一个3位计数器 `counter` 来计算时钟周期数，每当计数器计数到7时（即计时器变为 `3'b111`），计数器将被重置，并且输出信号 `out` 将翻转。`out` 初始状态为 0。