uvm type_id::create 的作用

时间: 2024-05-22 21:12:06 浏览: 468
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uvm_users_guide_1.2.zip_UVM手册_site:www.pudn.com_uvm user guide 1

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uvm type_id::create 方法用于创建一个 uvm_component 类型的对象。它接受一个类型名称作为参数，并返回一个该类型的对象指针。在系统中使用该方法可以方便地动态地创建组件对象。使用该方法可以避免手动分配内存和初始化对象的繁琐过程。此外，它还可以确保对象类型的正确性和类型的唯一性。
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function void lvc_apb_master_agent::build(); super.build(); // get top config(agent work mode/apb bus signal(pready,pslverr)) if( !uvm_config_db#(lvc_apb_config)::get(this,"","cfg", cfg)) begin uvm_warning("GETCFG","cannot get config object from config DB") cfg = lvc_apb_config::type_id::create("cfg"); end // get virtual interface(drive and monitor the signal of apb bus) if( !uvm_config_db#(virtual lvc_apb_if)::get(this,"","vif", vif)) begin uvm_fatal("GETVIF","cannot get vif handle from config DB") end monitor = lvc_apb_master_monitor::type_id::create("monitor",this); monitor.cfg = cfg; //judge the cfg mode if(cfg.is_active == UVM_ACTIVE) begin sequencer = lvc_apb_master_sequencer::type_id::create("sequencer",this); sequencer.cfg = cfg; driver = lvc_apb_master_driver::type_id::create("driver",this); driver.cfg = cfg; end endfunction : build

这是一个 SystemVerilog 函数，用于...如果代理的工作模式为活动模式（UVM_ACTIVE），则创建一个 APB 总线的顺序器（sequencer）对象和一个 APB 总线的驱动器（driver）对象，并将配置对象传递给它们。最后，函数结束。

下面代码的作用是什么：class scp_2_pdma_mem2perip_burst_test extends base_test; uvm_component_utils (scp_2_pdma_mem2perip_burst_test) virtual function void test_cfg(); endfunction function new (string name="scp_2_pdma_mem2perip_burst_test", uvm_component parent=null); super.new (name, parent); endfunction : new function void build_phase(uvm_phase phase); super.build_phase(phase); endfunction : build_phase task run_phase(uvm_phase phase); ahb1_spi0_std_mode_sequence ahb1_spi0_std_mode_seq; ahb_master_8corecfg_sequence ahb_mst_8ccfg_seq; sysctrl_dma_config_sequence stsctrl_dma_seq; pdma_config_mem2perip_burst_sequence pdma_cfg_mem2perip_burst_seq; super.run_phase(phase); ahb1_spi0_std_mode_seq = ahb1_spi0_std_mode_sequence::type_id::create("ahb1_spi0_std_mode_seq"); ahb_mst_8ccfg_seq = ahb_master_8corecfg_sequence::type_id::create("ahb_mst_8ccfg_seq"); stsctrl_dma_seq = sysctrl_dma_config_sequence::type_id::create("stsctrl_dma_seq"); pdma_cfg_mem2perip_burst_seq = pdma_config_mem2perip_burst_sequence::type_id::create("pdma_cfg_mem2perip_burst_seq"); phase.raise_objection(this); // seq.starting_phase = phase; ahb1_spi0_std_mode_seq.start(env.scp_2_8core_master_agent.sequencer); ahb_mst_8ccfg_seq.start(env.scp_2_8core_master_agent.sequencer); stsctrl_dma_seq.start(env.scp_2_8core_master_agent.sequencer); pdma_cfg_mem2perip_burst_seq.start(env.scp_2_8core_master_agent.sequencer); phase.drop_objection(this); endtask endclass

这段代码定义了一个类 "scp_2_pdma_mem2perip_burst_test"，它是 "base_test" 类的子类，并且使用了 UVM （Universal Verification Methodology）框架。这个类包含以下成员函数：test_cfg() 和 new()，以及 build_...

请逐行注释下面的代码：class riscv_instr_base_test extends uvm_test; riscv_instr_gen_config cfg; string test_opts; string asm_file_name = "riscv_asm_test"; riscv_asm_program_gen asm_gen; string instr_seq; int start_idx; uvm_coreservice_t coreservice; uvm_factory factory; uvm_component_utils(riscv_instr_base_test) function new(string name="", uvm_component parent=null); super.new(name, parent); void'($value$plusargs("asm_file_name=%0s", asm_file_name)); void'($value$plusargs("start_idx=%0d", start_idx)); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); coreservice = uvm_coreservice_t::get(); factory = coreservice.get_factory(); uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); uvm_info(gfn, "Create configuration instance...done", UVM_LOW) uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix}; // Override the default riscv instruction sequence if($value$plusargs("instr_seq=%0s", instr_seq)) begin factory.set_type_override_by_name("riscv_instr_sequence", instr_seq); end if (riscv_instr_pkg::support_debug_mode) begin factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"}); end endfunction function void report_phase(uvm_phase phase); uvm_report_server rs; int error_count; rs = uvm_report_server::get_server(); error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); if (error_count == 0) begin uvm_info("", "TEST PASSED", UVM_NONE); end else begin uvm_info("", "TEST FAILED", UVM_NONE); end uvm_info("", "TEST GENERATION DONE", UVM_NONE); super.report_phase(phase); endfunction virtual function void apply_directed_instr(); endfunction task run_phase(uvm_phase phase); int fd; for(int i = 0; i < cfg.num_of_tests; i++) begin string test_name; randomize_cfg(); riscv_instr::create_instr_list(cfg); riscv_csr_instr::create_csr_filter(cfg); asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_directed_instr(); uvm_info(gfn, "All directed instruction is applied", UVM_LOW) asm_gen.gen_program(); asm_gen.gen_test_file(test_name); end endtask virtual function void randomize_cfg(); DV_CHECK_RANDOMIZE_FATAL(cfg); uvm_info(gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW) endfunction endclass

asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_...

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当使用 type_id::create() 或者 new() 这样的函数创建类实例的时候，系统可以通过查找类的 type_id 来确定其类型。而 set_type_override() 函数就是可以修改 type_id，来实现对系统自身的类型的修改和扩展。使用方法...

ifndef BASE_TEST__SV define BASE_TEST__SV class base_test extends uvm_test; my_env env; function new(string name = "base_test", uvm_component parent = null); super.new(name,parent); endfunction extern virtual function void build_phase(uvm_phase phase); extern virtual function void report_phase(uvm_phase phase); uvm_component_utils(base_test) endclass function void base_test::build_phase(uvm_phase phase); super.build_phase(phase); env = my_env::type_id::create("env", this); endfunction function void base_test::report_phase(uvm_phase phase); uvm_report_server server; int err_num; super.report_phase(phase); server = get_report_server(); err_num = server.get_severity_count(UVM_ERROR); if (err_num != 0) begin $display("TEST CASE FAILED"); end else begin $display("TEST CASE PASSED"); end endfunction endif

这是一段 System Verilog 代码，定义了一个名为 base_test 的类，继承自 uvm_test。在 build_phase 和 report_phase 函数中分别进行了测试环境的创建和测试结果的报告。

uvm中driver中的main_phase中通过type_id::create()创建类

uvm_component_type id = uvm_get_type("your_dut_type"); // 获取DUT类型 YourDUTType* dut = static_cast*>(type_id::create()); // 创建并赋值给YourDUTType指针 这里，"your_dut_type" 是你需要创建的...

class vbase_test extends uvm_test; uvm_component_utils(vbase_test) env m_env; vseqr m_vseqr; int unsigned simSeed; function new(string name, uvm_component parent); super.new(name, parent); endfunction : new extern function void build_phase (uvm_phase phase); extern function void connect_phase (uvm_phase phase); extern task reset_phase(uvm_phase phase); extern task reset_reg_model(); extern function void end_of_elaboration_phase(uvm_phase phase); extern function void start_of_simulation_phase(uvm_phase phase); extern task main_phase(uvm_phase phase); // report test result extern virtual function void report_phase(uvm_phase phase); endclass : vbase_test function void vbase_test::build_phase (uvm_phase phase); super.build_phase(phase); m_env = env::type_id::create(.name("m_env"), .parent(this)); // virtual sequencer m_vseqr = vseqr::type_id::create(.name("m_vseqr"), .parent(this)); uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vBaseSeq::type_id::get()); //uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vUniBaseSeq#()::type_id::get()); endfunction : build_phase function void vbase_test::connect_phase (uvm_phase phase); m_vseqr.p_rm = m_env.m_reg_model; m_vseqr.i2c_seqr = m_env.m_i2c_agent.m_seqr; endfunction : connect_phase task vbase_test::reset_phase(uvm_phase phase); //uvm_info(get_type_name(), {"REGISTER MODEL:\n", m_reg_model.sprint()}, UVM_MEDIUM) reset_reg_model(); super.reset_phase(phase); endtask task vbase_test::reset_reg_model(); forever begin wait (tb_top.reset_n == 0); m_env.m_reg_model.reset(); uvm_info(get_type_name(), "Reseting Complete", UVM_MEDIUM) wait (tb_top.reset_n == 1); end endtask function void vbase_test::end_of_elaboration_phase(uvm_phase phase); int handle; $system("rm -rf TEST_RUNNING"); simSeed = $get_initial_random_seed(); handle = $fopen($psprintf("TEST_RUNNING_%0d",simSeed),"w"); $fclose(handle); handle = $fopen("caseSeed","w"); $fwrite(handle,"%0d",simSeed); $fclose(handle); if($test$plusargs("uvm_tree")) uvm_top.print_topology(); endfunction : end_of_elaboration_phase function void vbase_test::start_of_simulation_phase(uvm_phase phase); uvm_info(get_type_name(), {"start of simulation for ", get_full_name()}, UVM_HIGH); endfunction : start_of_simulation_phase task vbase_test::main_phase(uvm_phase phase); phase.phase_done.set_drain_time(this, 200ns); endtask : main_phase // report test result function void vbase_test::report_phase(uvm_phase phase); uvm_report_server server; int handle; int unsigned err_num; super.report_phase(phase); server = get_report_server(); err_num = (server.get_severity_count(UVM_ERROR) + server.get_severity_count(UVM_FATAL)); simSeed = $get_initial_random_seed(); $display("\n********************************************************************************************\n"); if (err_num != 0) begin $display("TEST CASE FAILED!!!"); handle = $fopen($psprintf("TEST_FAILED_%0d",simSeed),"w"); end else begin $display("TEST CASE PASSED!!!"); handle = $fopen($psprintf("TEST_PASSED_%0d",simSeed),"w"); end $fclose(handle); $display("\n********************************************************************************************\n"); $system("rm -rf TEST_RUNNING*"); endfunction endif

这是一个VMM（Verification Methodology Manual）风格的UVM（Universal Verification Methodology）测试类vbase_test的实现。以下是对每个函数的简要说明： - new函数：构造函数，用于初始化测试类的成员变量。...

task lvc_apb_master_monitor::collect_transfer(); // Advance clock @(vif.cb_mon iff (vif.cb_mon.psel === 1'b1 && vif.cb_mon.penable === 1'b0)); trans_collected = lvc_apb_transfer::type_id::create("trans_collected"); case(vif.cb_mon.pwrite) 1'b1 : begin @(vif.cb_mon iff vif.cb_mon.pready === 1'b1); trans_collected.addr = vif.cb_mon.paddr; trans_collected.data = vif.cb_mon.pwdata; trans_collected.trans_kind = WRITE; trans_collected.trans_status = vif.cb_mon.pslverr === 1'b0 ? OK : ERROR; end 1'b0 : begin @(vif.cb_mon iff vif.cb_mon.pready === 1'b1); trans_collected.addr = vif.cb_mon.paddr; trans_collected.data = vif.cb_mon.prdata; trans_collected.trans_kind = READ; trans_collected.trans_status = vif.cb_mon.pslverr === 1'b0 ? OK : ERROR; end default : uvm_error(get_type_name(), "ERROR pwrite signal value") endcase endtask: collect_transfer

在这个任务中，先是通过 lvc_apb_transfer::type_id::create("trans_collected") 创建了一个名为 trans_collected 的 APB 传输对象，然后根据 vif.cb_mon.pwrite 的值分别进行读写操作。如果 vif.cb_mon....
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p_sequencer.vip_config.qpc[i].init(); create_qp.qp_ctx=p_sequencer.vip_config.qpc[i]; create_qp.qp_id=i; p_sequencer.vip_config.qp[i]=new(i,p_sequencer.vip_config.qpc[i].sq_addr,p_sequencer.vip_config.qpc[i].Log_SQ_Size,p_sequencer.vip_config.qpc[i].rq_addr,p_sequencer.vip_config.qpc[i].Log_RQ_Size,p_sequencer.vip_config.qpc[i].Log_RQ_WQE_Size); uvm_send(create_qp); uvm_info(get_type_name(),$sformatf("create_qp qpid=%0h info: %0s",i,p_sequencer.vip_config.qpc[i].sprint()),UVM_HIGH);

其中包括初始化一个p_sequencer.vip_config.qpc[i]对象、设置create_qp.qp_ctx为p_sequencer.vip_config.qpc[i]、设置create_qp.qp_id为i、创建一个p_sequencer.vip_config.qp[i]对象、并向UVM发送create_qp消息。...

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直流无刷电机控制技术项目源码集合

资源摘要信息:"直流无刷实例源码.zip" 该资源为一个包含多个技术项目源码的压缩文件，涵盖了IT技术的多个领域。接下来将详细介绍这些领域，并对其在源码中的应用进行说明。 1. 前端开发：前端开发通常指使用HTML、CSS和JavaScript等技术进行网页界面的构建。前端源码可能包括实现用户交互界面的代码，响应式布局实现，以及一些前端框架（如React或Vue.js）的使用实例。 2. 后端开发：后端通常涉及服务器端的编程，使用如PHP、Java、Python、C#等语言，处理HTTP请求、数据库交互、业务逻辑实现等。源码中可能包含服务器的搭建、数据库设计、API接口的实现等方面的内容。 3. 移动开发：移动开发关注于移动设备上的应用开发，涉及iOS、Android等平台，使用Swift、Kotlin、Java或跨平台框架如Flutter等。源码可能包括移动界面的布局、触摸事件处理、应用与后端数据的交互等。 4. 操作系统：操作系统源码可能包括对Linux内核的修改、或是基于RTOS（实时操作系统）的嵌入式系统开发。这类源码往往更偏向底层，涉及系统级编程。 5. 人工智能：人工智能项目源码可能包含机器学习、深度学习的实现，使用Python的TensorFlow或PyTorch框架等。这些源码可能涉及图像识别、自然语言处理等复杂算法的实现。 6. 物联网：物联网项目源码可能包含设备端与云平台的数据交互，使用的技术可能包括MQTT协议、HTTP/HTTPS协议等，可能还会涉及ESP8266这样的Wi-Fi模块使用。 7. 信息化管理：这类项目源码可能包含企业信息系统的构建，使用的技术可能包括数据库操作、数据报表生成、工作流管理等。 8. 数据库：数据库源码可能包括数据库的设计、操作，比如使用MySQL、PostgreSQL、MongoDB等数据库系统的SQL编写、存储过程、触发器等。 9. 硬件开发：硬件开发源码可能涉及使用STM32微控制器、EDA工具（如Proteus）进行电路设计、模拟和编程。 10. 大数据：大数据源码可能包含数据采集、存储、处理和分析的过程，可能会用到Hadoop、Spark、Flink等大数据处理框架。 11. 课程资源：这部分源码可能是为教学目的设计的，它可能包括一些基本项目的实现，适合初学者学习和理解。 12. 音视频：音视频源码可能包括音视频播放、录制、编解码等技术的应用，可能涉及到webRTC、FFmpeg等技术。 13. 网站开发：网站开发源码可能包括从简单的静态页面到复杂的动态网站实现，涉及前端框架、后端逻辑、数据库交互等。 14. EDA：电子设计自动化（EDA）源码可能包括电路图设计、PCB布线等，使用如Altium Designer、Eagle等专业EDA工具。 15. Proteus：Proteus源码可能包括电路的模拟和测试，它可以模拟微控制器和其他电子元件的行为。 该资源所包含的项目源码均已通过严格测试，可以直接运行。源码的适用人群广泛，不仅适合初学者学习不同技术领域，也适合进阶学习者或专业人士作为参考或直接拿来修改扩展，实现新功能。所有源码的上传都经过确认其正常工作，确保下载者可以直接使用。 在使用这些源码时，如果遇到任何问题，可以随时与博主沟通，博主将提供及时的解答。此外，鼓励用户下载和使用这些资源，互相学习、共同进步。 由于压缩文件的文件名称列表中只提供了"直流无刷实例源码"，没有具体项目名称，因此我们无法得知具体的项目实例。然而，根据文件描述，我们可以确定这些源码项目覆盖了从硬件到软件、从传统应用到现代技术的广泛范围，并且针对了直流无刷电机的控制实例进行了特别的说明。 请注意，由于资源的宽泛涵盖性，这里提供的信息并不包含特定项目的详细分析，而是根据描述中的关键词进行了技术领域的概括性描述。如果需要针对具体项目进行分析，建议下载资源并根据具体文件内容进行详细探讨。