fifo verilog

FIFO (First-In First-Out) 是一种常用的数据结构，它可以在存储数据时按照先进先出的原则进行读写操作。在 Verilog 中，实现 FIFO 可以采用不同的方式，包括基于数组、基于指针、基于链表等。

下面是一个基于数组实现的 FIFO 的 Verilog 代码示例：

module fifo (
  input wire clk,
  input wire rst_n,
  input wire we,
  input wire re,
  input wire [DATA_WIDTH-1:0] din,
  output wire [DATA_WIDTH-1:0] dout,
  output wire full,
  output wire empty
);

parameter DEPTH = 16;
parameter DATA_WIDTH = 8;

reg [DATA_WIDTH-1:0] mem [0:DEPTH-1];
reg [5:0] head = 0;
reg [5:0] tail = 0;
wire [5:0] next_head = head + we - re;
wire [5:0] next_tail = tail + re - we;

assign empty = (head == tail);
assign full = (next_head == tail);

assign dout = mem[tail];

always @(posedge clk) begin
  if (!rst_n) begin
    head <= 0;
    tail <= 0;
  end else begin
    if (we && !full) begin
      mem[head] <= din;
      head <= next_head;
    end
    if (re && !empty) begin
      tail <= next_tail;
    end
  end
end

endmodule

上述代码中，`DEPTH` 参数表示 FIFO 的深度，`DATA_WIDTH` 参数表示数据宽度。`mem` 数组用于存储数据，`head` 和 `tail` 分别表示头指针和尾指针。`we` 和 `re` 分别表示写入和读取使能信号，`din` 表示写入数据，`dout` 表示读出数据，`full` 和 `empty` 分别表示 FIFO 是否满和空。

在时钟上升沿时，根据写入和读取使能信号以及 FIFO 的状态进行数据的读写操作。当 FIFO 满时，写入操作会被忽略；当 FIFO 空时，读取操作会被忽略。通过头指针和尾指针的移动，实现 FIFO 的读写操作。