状态机 Verilog

状态机（State Machine）是一种非常常见的电子系统和数字电路设计方法。状态机是一种模型，用于描述系统的行为。它的基本思想是将系统看作一系列状态，每个状态都对应一个或多个操作，系统在不同状态下执行不同的操作。状态机可以用 Verilog 语言来实现。

在 Verilog 中，状态机可以使用以下几种方式来实现：

1. 分支结构：使用 if-else、case 等分支结构来实现状态转移。

2. 状态寄存器：使用寄存器来保存当前状态，当输入信号发生变化时，根据当前状态和输入信号的组合确定下一个状态。

3. Mealy 状态机：在状态转移的同时输出结果，输出结果受当前状态和输入信号的组合影响。

4. Moore 状态机：在状态转移后输出结果，输出结果只与当前状态有关。

Verilog 中的状态机可以使用 always 块和 case 语句来实现。下面是一个简单的状态机示例：

module fsm(input clk, input reset, input btn, output reg led);

    // 状态定义
    parameter IDLE = 2'b00;
    parameter PRESS = 2'b01;
    parameter RELEASE = 2'b10;

    // 状态寄存器
    reg [1:0] state;

    always @(posedge clk) begin
        if (reset) begin
            state <= IDLE;
            led <= 1'b0;
        end else begin
            case (state)
                IDLE: begin
                    if (btn) begin
                        state <= PRESS;
                    end else begin
                        led <= 1'b0;
                    end
                end
                PRESS: begin
                    if (!btn) begin
                        state <= RELEASE;
                    end
                end
                RELEASE: begin
                    if (btn) begin
                        state <= PRESS;
                        led <= 1'b1;
                    end else begin
                        state <= IDLE;
                    end
                end
                default: state <= IDLE;
            endcase
        end
    end
endmodule

这个状态机有三个状态：IDLE、PRESS 和 RELEASE。当按钮被按下时，状态从 IDLE 转移到 PRESS，当按钮被释放时，状态从 PRESS 转移到 RELEASE，当按钮再次被按下时，状态从 RELEASE 转移到 PRESS，并且 LED 会亮起来。当按钮没有被按下时，状态会回到 IDLE，LED 会熄灭。状态机通过一个状态寄存器来保存当前状态，通过 case 语句来实现不同状态之间的转移。