请用verilog写一个fifo读写的流程

好的，以下是一个简单的FIFO读写流程的Verilog代码：

module fifo
#(
    parameter WIDTH = 8,        // 数据位宽
    parameter DEPTH = 16       // FIFO 深度
)
(
    input clk,                 // 时钟
    input rst,                 // 复位
    input wr_en,               // 写使能
    input rd_en,               // 读使能
    input [WIDTH-1:0] data_in, // 写数据
    output [WIDTH-1:0] data_out // 读数据
);

reg [WIDTH-1:0] fifo_mem [0:DEPTH-1]; // FIFO 存储器
reg [WIDTH-1:0] rd_ptr = 0;            // 读指针
reg [WIDTH-1:0] wr_ptr = 0;            // 写指针
reg [WIDTH-1:0] count = 0;             // FIFO 中数据的个数

// 写操作
always @(posedge clk, posedge rst)
begin
    if (rst)
    begin
        wr_ptr <= 0;
        count <= 0;
    end
    else if (wr_en && count < DEPTH)
    begin
        fifo_mem[wr_ptr] <= data_in;
        wr_ptr <= wr_ptr + 1;
        count <= count + 1;
    end
end

// 读操作
always @(posedge clk, posedge rst)
begin
    if (rst)
    begin
        rd_ptr <= 0;
    end
    else if (rd_en && count > 0)
    begin
        data_out <= fifo_mem[rd_ptr];
        rd_ptr <= rd_ptr + 1;
        count <= count - 1;
    end
end

endmodule

该代码定义了一个FIFO模块，具有指定的数据位宽和深度。它包含一个存储器数组，一个读指针，一个写指针和一个计数器，用于跟踪FIFO中的数据。在时钟上升沿时，如果写使能被置位且FIFO未满，则将数据写入存储器中，并将写指针和计数器递增。在时钟上升沿时，如果读使能被置位且FIFO非空，则从存储器中读出数据，并将读指针和计数器递减。

这个FIFO模块可以在其他模块中实例化，并连接到系统中的其他信号和模块。