verilog 不采用if语句： 当boot0=0和boot1=0 时vecter=0x10000000; 当boot0=1和boot1=0 时vecter=0x08001000;当boot0=1和boot1=1 时vecter=0x08000000

可以使用case语句来实现：

module example(
    input wire boot0,
    input wire boot1,
    output reg [31:0] vecter
);

always @(*)
    case ({boot1, boot0})
        2'b00: vecter = 32'h10000000;
        2'b01: vecter = 32'h08001000;
        2'b11: vecter = 32'h08000000;
        default: vecter = 32'h00000000;
    endcase

endmodule

在上面的代码中，使用了一个case语句来判断输入信号boot0和boot1的组合情况。根据不同的组合情况，给输出信号vecter赋不同的值。如果没有任何匹配的情况，则vecter被赋为0。