Verilog写一个定义一个5位的移位寄存器，检测序列10010

以下是一个使用 Verilog 定义的 5 位移位寄存器，并使用一个状态机来检测序列10010：

module shift_register(
    input clk, reset,
    input din,
    output reg [4:0] dout,
    output reg detect
);

reg [1:0] state;

always @(posedge clk) begin
    if (reset) begin
        state <= 2'b00;
        dout <= 5'b00000;
        detect <= 1'b0;
    end else begin
        case (state)
            2'b00: begin
                dout <= {dout[3:0], din};
                if (dout == 5'b10010)
                    state <= 2'b01;
            end
            2'b01: begin
                dout <= {dout[3:0], din};
                detect <= 1'b1;
                state <= 2'b10;
            end
            2'b10: begin
                dout <= {dout[3:0], din};
                state <= 2'b00;
            end
        endcase
    end
end

endmodule

该模块包含一个时钟信号 `clk`，一个复位信号 `reset`，一个输入信号 `din`，一个 5 位输出信号 `dout` 和一个检测信号 `detect`。当输入序列为10010时，检测信号 `detect` 会被置为 1。

该模块使用了一个状态机来检测序列10010。在状态 `2'b00` 下，输入被移位进寄存器，并且检查寄存器的值是否等于 5'b10010。如果是，则转移到状态 `2'b01`，输出检测信号，并在下一个时钟周期转移到状态 `2'b10`。在状态 `2'b10` 下，输入被移位进寄存器，然后又回到状态 `2'b00`。