用Verilog写一段简单的FIFO

好的，以下是一个简单的FIFO的Verilog代码：

module fifo (
    input clk,
    input reset,
    input write,
    input read,
    input [7:0] data_in,
    output [7:0] data_out,
    output full,
    output empty
);

parameter SIZE = 16;

reg [7:0] mem [0:SIZE-1];
reg [3:0] head = 4'b0000;
reg [3:0] tail = 4'b0000;
reg [3:0] count = 4'b0000;

assign full = (count == 4'b1111);
assign empty = (count == 4'b0000);

always @(posedge clk) begin
    if (reset) begin
        head <= 4'b0000;
        tail <= 4'b0000;
        count <= 4'b0000;
    end else begin
        if (write && !full) begin
            mem[head] <= data_in;
            head <= head + 1;
            count <= count + 1;
        end
        if (read && !empty) begin
            data_out <= mem[tail];
            tail <= tail + 1;
            count <= count - 1;
        end
    end
end

endmodule

该FIFO模块有以下接口：

- clk：时钟信号；
- reset：异步重置信号；
- write：写使能信号；
- read：读使能信号；
- data_in：写入数据；
- data_out：读出数据；
- full：FIFO满标志；
- empty：FIFO空标志。

该FIFO模块使用一个大小为16的RAM作为缓存区，head和tail分别表示FIFO头部和尾部的指针，count表示当前FIFO中元素的数量。当写使能信号为高电平且FIFO未满时，将数据写入RAM中并将头部指针加1，同时将元素数量加1；当读使能信号为高电平且FIFO非空时，从RAM中读出数据并将尾部指针加1，同时将元素数量减1。当重置信号为高电平时，将FIFO的头部指针、尾部指针和元素数量都清零。