串并转换verilog 8：1代码

以下是一个简单的8:1串并转换器的Verilog代码实现：

module serial_parallel_converter(
  input clk,
  input rst,
  input [7:0] serial_in,
  input load,
  output reg [7:0] parallel_out
);

reg [7:0] parallel_out_temp;

always @ (posedge clk) begin
  if (rst) begin
    parallel_out_temp <= 8'b0;
  end else if (load) begin
    parallel_out_temp <= serial_in;
  end else begin
    parallel_out_temp <= {parallel_out_temp[6:0], serial_in[0]};
  end
end

assign parallel_out = parallel_out_temp;

endmodule

这个模块有一个时钟输入 `clk`，一个复位输入 `rst`，一个8位串行输入 `serial_in`，一个载入输入 `load`，以及一个8位并行输出 `parallel_out`。在每个时钟上升沿，如果 `rst` 为高电平，则将 `parallel_out_temp` 置零。如果 `load` 为高电平，则将 `parallel_out_temp` 的值设置为 `serial_in`。否则，移位寄存器 `parallel_out_temp` 左移一位，并将 `serial_in[0]` 放在最低位上。

最后，将 `parallel_out_temp` 赋值给输出 `parallel_out`。