如何利用VHDL语言与MAX+PLUS II软件，在EPM7128SLC84-15N CPLD上搭建一个控制七段数码管显示数字1-9的电路？请提供具体实现步骤和代码。

为了帮助你掌握如何在EPM7128SLC84-15N CPLD上使用VHDL语言和MAX+PLUS II软件实现七段数码管控制电路的设计，我建议首先参考《基于EPM7128SLC84-15N的可编程逻辑器件实验板硬件设计》这篇文献。文档不仅涵盖了可编程逻辑器件的基础概念，还详细解释了EPM7128SLC84-15N CPLD的功能和设计流程。

参考资源链接：[基于EPM7128SLC84-15N的可编程逻辑器件实验板硬件设计](https://wenku.csdn.net/doc/7u93iog0yj?spm=1055.2569.3001.10343)

在开始编写VHDL代码之前，你需要明确七段数码管的每一段与输出端口的对应关系，以及你希望显示数字1到9的每一位。以下是一个简化的实现步骤，包括必要的代码片段：

1. 打开MAX+PLUS II软件，创建一个新项目，并指定你的设备为EPM7128SLC84-15N。

2. 编写VHDL代码。首先，定义一个实体（entity）来描述数码管的输入输出端口。然后，在架构（architecture）中定义逻辑来控制每个段的亮灭，从而显示数字1到9。

    entity SevenSegmentDisplay is
        port(
            clk : in std_logic;  -- 时钟信号
            reset : in std_logic;  -- 异步复位信号
            number : in std_logic_vector(3 downto 0);  -- 输入的数字（0-9）
            seg : out std_logic_vector(6 downto 0)  -- 七段数码管的输出
        );
    end entity;

    architecture Behavioral of SevenSegmentDisplay is
    begin
        process(clk, reset)
        begin
            if reset = '1' then
                seg <= 

参考资源链接：[基于EPM7128SLC84-15N的可编程逻辑器件实验板硬件设计](https://wenku.csdn.net/doc/7u93iog0yj?spm=1055.2569.3001.10343)