sv priority unique

在SystemVerilog中，priority和unique是用于修饰case语句的两个特殊关键字。priority表示当有多个case分支匹配时，只会执行第一个匹配的分支，忽略后面的匹配分支。而unique表示只有一个case分支会被执行，即使有多个分支都匹配了。这两个关键字可以用来设置case语句中的优先级和唯一性。<span class="em">1</span><span class="em">2</span><span class="em">3</span>
#### 引用[.reference_title]
- *1* *2* *3* [【SystemVerilog】SV对设计意图的细化always和unique/priority](https://blog.csdn.net/m0_52840978/article/details/122392956)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_1"}}] [.reference_item style="max-width: 100%"]
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