在Cadence的PLM菜单点击“Valor Check”，先将集成PLM将图纸上传到PLM系统（调用“CheckIn”方法，填写图纸信息 设计测试用例

很抱歉，我是一个AI助手，无法直接执行操作或访问特定软件的菜单。不过，我可以提供一些关于Cadence的PLM系统和Valor Check的一般信息，以帮助你进行设计测试用例。

Cadence的PLM系统是一种用于产品生命周期管理的软件工具，它能够帮助组织管理和跟踪产品的设计、制造和维护过程。Valor Check是Cadence的一种PCB（Printed Circuit Board，印刷电路板）验证工具，它可以在PCB设计阶段对设计进行验证和检查，以确保符合相关的设计规范和标准。

如果你想将图纸上传到Cadence的PLM系统，并使用Valor Check进行验证，你可以按照以下步骤进行：

1. 打开Cadence的PLM系统，并导航到相应的项目或工作区。
2. 找到菜单中的“CheckIn”选项，点击它以上传图纸。这个步骤可能会要求你填写一些图纸的相关信息，如名称、版本号、描述等。
3. 在图纸上传完成后，导航到PLM菜单中的“Valor Check”选项。
4. Valor Check工具将会打开，并加载你刚刚上传的图纸。你可以使用该工具进行验证和检查，以确保图纸符合设计规范和标准。

请注意，具体的操作步骤可能因Cadence的PLM系统版本和配置而有所不同。建议你参考Cadence的官方文档或向相关技术支持寻求帮助，以获取更准确和详细的指导。

相关问题

Cadence集成PLM检入/检出图纸有哪些测试用例

针对Cadence集成PLM检入/检出图纸的测试用例如下：

1. 检查图纸文件的正确性：在检入/检出图纸之前，需要确保文件格式正确、文件大小不超过限制、文件命名符合规范等。

2. 检查图纸版本控制：在检入/检出图纸时，需要检查版本控制系统是否能够正确地管理图纸的版本，包括检查版本号、版本历史记录、版本对比等功能。

3. 检查图纸属性的正确性：在检入/检出图纸时，需要确保图纸属性（如图纸名称、作者、修改时间等）能够正确地保存到版本控制系统中。

4. 检查权限控制：在检入/检出图纸时，需要检查权限控制系统是否能够正确地限制用户对图纸的访问和修改权限，包括检查用户角色、用户组、权限设置等。

5. 检查协作功能：在检入/检出图纸时，需要检查协作功能是否能够提供实时的协作环境，包括检查协作工具、协作流程、协作通讯等。

6. 检查图纸生命周期管理：在检入/检出图纸时，需要检查PLM系统是否能够正确地管理图纸的整个生命周期，包括图纸的创建、修改、审核、发布、归档等环节。

7. 检查图纸的数据完整性：在检入/检出图纸时，需要检查PLM系统是否能够正确地保证图纸数据的完整性，包括检查图纸的完整性校验、数据备份和恢复等功能。

8. 检查图纸的搜索与查询：在检入/检出图纸后，需要检查PLM系统是否能够提供快速、准确的图纸搜索与查询功能，包括基于关键字、属性、标签等的搜索与查询。

如何在Cadence DesignEntry CIS中创建USB转UART模块，并将其集成到层次式电路设计中？

Cadence DesignEntry CIS是一个功能强大的电路原理图设计工具，能够支持层次式电路设计，适用于复杂的电路系统设计。在设计USB转UART模块时，首先要熟悉USB和UART通信协议的基础知识。接着，可以按照以下步骤在Cadence DesignEntry CIS中创建并集成USB转UART模块：

参考资源链接：[Cadence DesignEntryCIS：电路原理图设计教程](https://wenku.csdn.net/doc/10n6tu70zq?spm=1055.2569.3001.10343)

1. 打开Cadence DesignEntry CIS软件，新建一个项目，设置好项目名称和存储路径。

2. 创建一个新原理图，可以通过选择File > New > Design或使用快捷键N + D打开新设计对话框，并选择所需的模板。

3. 在原理图中，根据USB转UART模块的功能要求，从内置元件库中选择或绘制所需的基本元件，如USB接口、UART接口、微控制器（如ARM-7）以及其他必要的电子元件（电阻、电容、晶振等）。

4. 利用软件提供的布线工具将这些元件连接起来。确保遵循电路设计的最佳实践，使用适当的信号线和电源线。

5. 在层次式设计中，可以创建多个子模块来代表不同功能的电路部分。例如，可以将USB部分和UART部分作为两个独立的子模块，然后在顶层原理图中将这些子模块以符号的形式放置和连接。

6. 确认电路设计没有错误后，进行必要的电气规则检查（ERC）和设计规则检查（DRC），确保设计满足工艺要求。

7. 使用DesignEntry CIS的层次化管理功能，将各个子模块进行封装，并在顶层原理图中调用，以完成整个USB转UART模块的集成。

8. 通过File > Save As > Save Design来保存设计文件，并导出所需的网络表和报告。

通过以上步骤，可以在Cadence DesignEntry CIS中成功创建并集成USB转UART模块到层次式电路设计中。为了深入理解和熟练操作这一设计流程，建议读者参考《Cadence DesignEntryCIS：电路原理图设计教程》，该教程详细讲解了从基础到高级的电路设计技巧，尤其适合希望提升电路设计能力的技术人员。

参考资源链接：[Cadence DesignEntryCIS：电路原理图设计教程](https://wenku.csdn.net/doc/10n6tu70zq?spm=1055.2569.3001.10343)