verilog 16位除法器

下面是一个简单的 Verilog 16 位除法器的示例代码：

module divider (
   input [15:0] dividend,
   input [15:0] divisor,
   output reg [15:0] quotient,
   output reg [15:0] remainder
);

reg [15:0] dividend_reg;
reg [15:0] divisor_reg;
reg [15:0] quotient_reg;
reg [15:0] remainder_reg;
reg [3:0] count;

always @ (dividend or divisor) begin
   dividend_reg <= dividend;
   divisor_reg <= divisor;
   quotient_reg <= 0;
   remainder_reg <= 0;
   count <= 0;
   while (count < 16) begin
      remainder_reg <= {remainder_reg[14:0], dividend_reg[15]};
      quotient_reg <= {quotient_reg[14:0], ~remainder_reg[15] & 1'b1};
      if (remainder_reg[15])
         dividend_reg <= {dividend_reg[14:0], 1'b0};
      else
         dividend_reg <= {dividend_reg[14:0], 1'b1};
      count <= count + 1;
   end
end

assign quotient = quotient_reg;
assign remainder = remainder_reg;

endmodule

这个代码中使用了一个简单的和经典的非恢复式除法算法，通过一个 while 循环实现。它将被除数和除数寄存器的值初始化为输入的 dividend 和 divisor，然后开始循环，每次将之前的余数（remainder）左移一位并将新的位设置为被除数（dividend）的最高位。如果余数大于等于除数，那么将余数减去除数，否则不做任何操作。在循环结束后，商（quotient）和余数（remainder）的值分别存储在 quotient_reg 和 remainder_reg 寄存器中，最终输出到 quotient 和 remainder 信号。