verilog二选一数据选择器及其测试激励modelsim仿真

下面是一个简单的Verilog代码，实现一个二选一数据选择器。同时也提供了一个简单的测试激励，可以在Modelsim中进行仿真。

module mux2to1 (
  input a,
  input b,
  input sel,
  output reg out
);

always @ (a, b, sel)
begin
  if (sel == 1'b0)
    out = a;
  else
    out = b;
end

endmodule

module mux2to1_tb;

reg a, b, sel;
wire out;

mux2to1 uut (
  .a(a),
  .b(b),
  .sel(sel),
  .out(out)
);

initial begin
  $dumpfile("mux2to1.vcd");
  $dumpvars(0, mux2to1_tb);

  a = 0;
  b = 0;
  sel = 0;

  #10
  sel = 1;
  a = 1;

  #10
  sel = 0;
  b = 1;

  #10
  sel = 1;

  #10
  sel = 0;

  #10
  $finish;
end

endmodule

上述代码中，`mux2to1`模块实现了一个二选一数据选择器。输入端有两个数据`a`和`b`，还有一个选择信号`sel`，输出为`out`。当`sel`为0时，选择`a`作为输出，否则选择`b`作为输出。

`mux2to1_tb`模块为上述选择器提供了一些测试激励。在初始化时，输入数据`a`、`b`和选择信号`sel`都被初始化为0。之后，通过改变`sel`信号和`a`或`b`信号的值，来测试选择器的功能。

在Modelsim中进行仿真时，需要将上述两个模块都编译进去，并运行`mux2to1_tb`模块。在仿真结果中，可以看到选择器的输出`out`随着输入数据和选择信号的变化而改变。