uvm1.2 支持 starting_phase 吗

时间: 2024-03-28 07:37:04 浏览: 19
Starting_phase 是 UVM 1.1 版本中引入的一个特性,在 UVM 1.2 中已经不再支持。在 UVM 1.2 中,可以使用 UVM_PHASE_SCHEDULE 中的 PHASE_SCHEDULED 代替 starting_phase。请注意,UVM 1.2 是 UVM 1.1 的升级版本,因此可以在 UVM 1.2 中使用 UVM 1.1 的代码,但是建议尽量使用 UVM 1.2 提供的新特性和改进。
相关问题

UVM1.2 中 如何让PHASE_SCHEDULED 替换starting_phase

UVM 1.2 中没有 `PHASE_SCHEDULED`,但是你可以使用 `uvm_phase` 中的 `phase_started` 方法来代替 `starting_phase`。具体方法如下: 1. 创建一个新的 `uvm_phase` 变量,例如 `my_phase`。 2. 在实例化 UVM 组件时,将 `my_phase` 作为 `uvm_component` 的 `default_phase` 参数传递。 3. 在 `my_phase` 的 `phase_started` 方法中执行需要在 `starting_phase` 中执行的操作。 以下是示例代码: ``` class my_phase extends uvm_phase; // 在这里执行需要在 starting_phase 中执行的操作 virtual function void phase_started(uvm_phase phase); // your code here endfunction endclass // 实例化 UVM 组件 class my_component extends uvm_component; // 将 my_phase 作为 default_phase 参数传递 function new(string name, uvm_component parent); super.new(name, parent); my_phase phase = new("my_phase", this); phase.set_phase_type(UVM_RUNTIME_PHASE); phase.phase_done.connect(parent.phase_all_done); phase.phase_started.connect(phase, "phase_started"); set_default_phase(phase); endfunction endclass ``` 在上面的示例代码中,我们创建了一个名为 `my_phase` 的新 `uvm_phase` 变量,并在其中重写了 `phase_started` 方法。在 `my_component` 类中,我们将 `my_phase` 作为 `default_phase` 参数传递给 `uvm_component` 的构造函数。这样,在实例化 `my_component` 时,`my_phase` 将成为默认的 UVM 运行时阶段。

uvm中的starting_phase的源代码

以下是UVM中的starting_phase阶段的源代码: ```SystemVerilog class uvm_top extends uvm_component; `uvm_component_utils(uvm_top) function void build_phase(uvm_phase phase); super.build_phase(phase); // Create and configure the DUT dut = dut_type::type_id::create("dut", this); if(dut is null) `uvm_fatal("DUT_CREATION", "Failed to create DUT instance") dut.configure(this); endfunction : build_phase function void connect_phase(uvm_phase phase); dut.build(); super.connect_phase(phase); endfunction : connect_phase function void end_of_elaboration_phase(uvm_phase phase); super.end_of_elaboration_phase(phase); // Set the DUT's top-level parent to this component dut.set_parent(this); endfunction : end_of_elaboration_phase function void starting_phase(uvm_phase phase); super.starting_phase(phase); // Start the DUT's main thread dut.start_main_thread(); endfunction : starting_phase // ... endclass : uvm_top ``` 在这里,`uvm_top`是一个UVM组件,它继承自`uvm_component`。`starting_phase`函数定义了在该阶段执行的操作。在该函数中,我们调用了`dut.start_main_thread()`方法,该方法启动DUT的主线程。此外,`super.starting_phase(phase)`也被调用,以确保在该阶段的所有父组件中都执行了必要的操作。

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class vbase_test extends uvm_test; uvm_component_utils(vbase_test) env m_env; vseqr m_vseqr; int unsigned simSeed; function new(string name, uvm_component parent); super.new(name, parent); endfunction : new extern function void build_phase (uvm_phase phase); extern function void connect_phase (uvm_phase phase); extern task reset_phase(uvm_phase phase); extern task reset_reg_model(); extern function void end_of_elaboration_phase(uvm_phase phase); extern function void start_of_simulation_phase(uvm_phase phase); extern task main_phase(uvm_phase phase); // report test result extern virtual function void report_phase(uvm_phase phase); endclass : vbase_test function void vbase_test::build_phase (uvm_phase phase); super.build_phase(phase); m_env = env::type_id::create(.name("m_env"), .parent(this)); // virtual sequencer m_vseqr = vseqr::type_id::create(.name("m_vseqr"), .parent(this)); uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vBaseSeq::type_id::get()); //uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vUniBaseSeq#()::type_id::get()); endfunction : build_phase function void vbase_test::connect_phase (uvm_phase phase); m_vseqr.p_rm = m_env.m_reg_model; m_vseqr.i2c_seqr = m_env.m_i2c_agent.m_seqr; endfunction : connect_phase task vbase_test::reset_phase(uvm_phase phase); //uvm_info(get_type_name(), {"REGISTER MODEL:\n", m_reg_model.sprint()}, UVM_MEDIUM) reset_reg_model(); super.reset_phase(phase); endtask task vbase_test::reset_reg_model(); forever begin wait (tb_top.reset_n == 0); m_env.m_reg_model.reset(); uvm_info(get_type_name(), "Reseting Complete", UVM_MEDIUM) wait (tb_top.reset_n == 1); end endtask function void vbase_test::end_of_elaboration_phase(uvm_phase phase); int handle; $system("rm -rf TEST_RUNNING"); simSeed = $get_initial_random_seed(); handle = $fopen($psprintf("TEST_RUNNING_%0d",simSeed),"w"); $fclose(handle); handle = $fopen("caseSeed","w"); $fwrite(handle,"%0d",simSeed); $fclose(handle); if($test$plusargs("uvm_tree")) uvm_top.print_topology(); endfunction : end_of_elaboration_phase function void vbase_test::start_of_simulation_phase(uvm_phase phase); uvm_info(get_type_name(), {"start of simulation for ", get_full_name()}, UVM_HIGH); endfunction : start_of_simulation_phase task vbase_test::main_phase(uvm_phase phase); phase.phase_done.set_drain_time(this, 200ns); endtask : main_phase // report test result function void vbase_test::report_phase(uvm_phase phase); uvm_report_server server; int handle; int unsigned err_num; super.report_phase(phase); server = get_report_server(); err_num = (server.get_severity_count(UVM_ERROR) + server.get_severity_count(UVM_FATAL)); simSeed = $get_initial_random_seed(); $display("\n********************************************************************************************\n"); if (err_num != 0) begin $display("TEST CASE FAILED!!!"); handle = $fopen($psprintf("TEST_FAILED_%0d",simSeed),"w"); end else begin $display("TEST CASE PASSED!!!"); handle = $fopen($psprintf("TEST_PASSED_%0d",simSeed),"w"); end $fclose(handle); $display("\n********************************************************************************************\n"); $system("rm -rf TEST_RUNNING*"); endfunction endif

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