使用quartus中vhdl设计数码管

这里提供一个简单的数码管控制的VHDL代码示例，以便在Quartus中进行设计：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity seven_segment is
    port ( input_number : in integer range 0 to 9;
           segment     : out std_logic_vector(6 downto 0));
end entity seven_segment;

architecture Behavioral of seven_segment is
begin
    process (input_number)
    begin
        case input_number is
            when 0 =>
                segment <= "0000001";
            when 1 =>
                segment <= "1001111";
            when 2 =>
                segment <= "0010010";
            when 3 =>
                segment <= "0000110";
            when 4 =>
                segment <= "1001100";
            when 5 =>
                segment <= "0100100";
            when 6 =>
                segment <= "0100000";
            when 7 =>
                segment <= "0001111";
            when 8 =>
                segment <= "0000000";
            when 9 =>
                segment <= "0000100";
            when others =>
                segment <= "1111111"; -- turn off all segments
        end case;
    end process;
end architecture Behavioral;

这个代码使用一个输入端口 `input_number`，用于输入0至9的数字，以便选择要显示的数字。此外，使用一个输出端口 `segment`，用于控制数码管的七个段。根据输入数字的不同，使用 `case` 语句选择要显示的数字，并将其转换成对应的七段显示码。如果输入数字不在0至9之间，则将所有段关闭。

在Quartus中，可以使用新建一个VHDL文件，将上述代码复制到文件中，并编译代码，生成对应的电路图进行仿真或下载到FPGA中运行。可以根据需要自行调整代码以实现更复杂的数码管控制功能。