FPGA异步清零计数器程序

以下是一个基于FPGA的异步清零计数器的Verilog代码示例：

module counter_async_reset (
    input clk,
    input rst,
    output reg [7:0] count
);

always @(posedge clk, negedge rst) begin
    if (~rst) begin
        count <= 8'h00;
    end else begin
        count <= count + 1;
    end
end

endmodule

该计数器具有8位计数器，异步清零功能。当复位输入（rst）为低电平时，计数器将被清零。否则，在每个时钟上升沿时，计数器将增加1。在这个例子中，时钟输入（clk）是同步信号，但它也可以是异步信号，具体取决于你的设计要求。