Verilog写一个三段式状态机面试题

好的，以下是一个简单的三段式状态机的Verilog代码示例：

module three_stage_fsm (
    input clk, rst_n, start,
    output reg done
);

// 定义状态
typedef enum logic [1:0] {
    IDLE,
    STAGE1,
    STAGE2,
    DONE
} state_t;

// 定义状态寄存器和当前状态变量
reg [1:0] state_reg, state_next;

// 初始化状态
initial begin
    state_reg = IDLE;
end

// 更新状态
always @ (posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        state_reg <= IDLE;
    end else begin
        state_reg <= state_next;
    end
end

// 定义状态转换逻辑
always @ (*) begin
    case (state_reg)
        IDLE: begin
            if (start) begin
                state_next = STAGE1;
            end else begin
                state_next = IDLE;
            end
        end
        STAGE1: begin
            // 第一阶段的操作
            state_next = STAGE2;
        end
        STAGE2: begin
            // 第二阶段的操作
            state_next = DONE;
        end
        DONE: begin
            done = 1;
            state_next = IDLE;
        end
    endcase
end

endmodule

这个三段式状态机有四个状态：IDLE、STAGE1、STAGE2和DONE。在IDLE状态下，如果输入的start信号为高电平，那么状态会转换到STAGE1；否则，状态会保持在IDLE状态。在STAGE1状态下，可以执行第一阶段的操作，并且状态会转换到STAGE2。在STAGE2状态下，可以执行第二阶段的操作，并且状态会转换到DONE。在DONE状态下，输出信号done会被设置为1，并将状态转换回IDLE状态。