用VHDL语言设计一个频率计，系统时钟选择核心板上的50M的时钟，闸门时间为1s（通过对系统时钟进行分频得到），在闸门为高电平期间，对输入的频率进行计数，当闸门变低的时候，记录当前的频率值，并将频率计数器清零，频率的显示每过2秒刷新一次。被测频率通过一个拨动开关来选择是使用系统中的数字时钟源模块的时钟信号还是从外部通过系统的输入输出模块的输入端输入一个数字信号进行频率测量。当拨动开关为高电平时，测量从外部输入的数字信号，否则测量系统数字时钟信号模块的数字信号

以下是一个简单的实现：

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity frequency_counter is
    port (
        clk_50m    : in  std_logic;
        reset      : in  std_logic;
        gate       : in  std_logic;
        input      : in  std_logic;
        using_clk  : in  std_logic;
        frequency  : out integer range 0 to 99999;
        refresh    : out std_logic
    );
end entity;

architecture rtl of frequency_counter is

    signal timer : integer range 0 to 49999999;
    signal count : integer range 0 to 99999;
    signal source: std_logic;

begin

    -- Select the input source based on the "using_clk" input
    source <= input when using_clk = '0' else clk_50m;

    process (source, gate)
    begin
        if reset = '1' then
            timer <= 0;
            count <= 0;
            frequency <= 0;
            refresh <= '0';
        elsif rising_edge(source) then
            if gate = '1' then
                timer <= timer + 1;
                if timer = 50000000 then
                    count <= count + 1;
                    timer <= 0;
                end if;
            else
                frequency <= count;
                count <= 0;
                refresh <= '1';
            end if;
        end if;
    end process;

    process (refresh)
    begin
        if refresh = '1' then
            wait for 2 sec;
            refresh <= '0';
        end if;
    end process;

end architecture;

解释一下代码：

- `clk_50m` 是系统时钟，用于计数器和计时器。
- `reset` 是一个同步复位信号，用于将计数器和计时器清零。
- `gate` 是闸门信号，控制计数器是否进行计数。
- `input` 是输入信号，可以是系统时钟模块的时钟信号或外部数字信号输入。
- `using_clk` 是一个选择信号，用于选择输入信号是使用系统时钟模块的时钟信号还是外部数字信号。
- `frequency` 是输出信号，表示测量的频率值。
- `refresh` 是一个刷新信号，控制频率显示是否需要刷新。

在主程序中，需要使用拨动开关来控制 `using_clk` 信号的值，以选择输入信号的来源。可以将 `using_clk` 信号连接到开关，然后根据拨动开关的状态将其设置为 `0` 或 `1`。

using_clk <= '0' when switch = '0' else '1';

其中 `switch` 是拨动开关的输入信号。