计数器的Verilog写法

下面是一个简单的计数器的 Verilog 代码：

module counter(
    input clk,
    input reset,
    output reg [7:0] count
);

always @(posedge clk) begin
    if (reset) begin
        count <= 8'b0;
    end else begin
        count <= count + 1;
    end
end

endmodule

这个计数器有一个时钟输入 `clk` 和一个复位输入 `reset`。每当时钟上升沿到来时，计数器就会加1。当复位信号处于高电平（1）时，计数器被重置为0。计数器的值被存储在一个8位寄存器中，作为 `count` 输出。