verilog敏感列表写法

在 Verilog 中，敏感列表用于指定模块中的哪些信号变化会触发该模块的行为。敏感列表可以在模块的头部声明，语法如下：

module module_name(input input_list, output output_list);
    // 敏感列表
    always @(signal_list) begin
        // 行为描述
    end
endmodule

其中，`signal_list` 表示敏感列表，用逗号分隔多个信号，可以使用以下方式来指定信号：

- `posedge signal`：表示信号上升沿触发
- `negedge signal`：表示信号下降沿触发
- `signal`：表示信号任何变化都触发

例如，下面是一个例子：

module counter(
    input clk, // 时钟信号
    input rst, // 复位信号
    output reg [3:0] count // 计数器输出
);

    always @(posedge clk, posedge rst) begin
        if (rst) begin
            count <= 0;
        end else begin
            count <= count + 1;
        end
    end

endmodule

在上面的例子中，`always` 块的敏感列表为 `posedge clk, posedge rst`，表示在时钟上升沿和复位上升沿时触发计数器的行为。