verilog always assign

在Verilog中，always和assign是用来描述组合逻辑的两种常用语句。它们之间有一些差别。被assign赋值的信号定义为wire型，而被always块下的信号定义为reg型。需要注意的是，这里的reg并不是真正的触发器（寄存器），只有敏感列表为上升沿触发的写法才会综合为触发器（寄存器），在仿真时才具有触发器（寄存器）的特性。举个例子，对于wire型信号a和reg型信号b：

wire a;
reg b;
assign a = 1'b0;
always @ (*) begin
b = 1'b0;
end

在这个例子中，由于1'b0一直没有变化，所以b的信号状态一直没有改变。而因为b是组合逻辑输出，所以在复位时没有明确的值，也就是处于不定态。此外，由于always块内没有敏感信号变化，所以b的信号状态会一直保持为不定态。实际上，这个语句的综合结果可能和assign一样，但是在仿真时会出现问题。<span class="em">1</span><span class="em">2</span><span class="em">3</span>
#### 引用[.reference_title]
- *1* [Verilog语言之结构语句：Always过程块和assign连续赋值语句](https://blog.csdn.net/weixin_38197667/article/details/90345243)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"]
- *2* *3* [Verilog中always与assign详解](https://blog.csdn.net/yang_zm/article/details/125743263)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_2"}}] [.reference_item style="max-width: 50%"]
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