数码管动态显示verilog

以下是一个简单的数码管动态显示的 Verilog 代码示例：

module seven_segment_display(
    input clk,
    input [3:0] data,
    output reg [6:0] seg
);

reg [22:0] counter;
reg [3:0] digit;

always @(posedge clk) begin
    counter <= counter + 1;
    if (counter == 500000) begin  // 修改此处的数值可以调整刷新频率
        counter <= 0;
        digit <= digit + 1;
        if (digit > 3) begin
            digit <= 0;
        end
    end

    case (digit)
        0: begin
            case (data)
                0: seg <= 7'b1000000;
                1: seg <= 7'b1111001;
                2: seg <= 7'b0100100;
                3: seg <= 7'b0110000;
                4: seg <= 7'b0011001;
                5: seg <= 7'b0010010;
                6: seg <= 7'b0000010;
                7: seg <= 7'b1111000;
                8: seg <= 7'b0000000;
                9: seg <= 7'b0010000;
                default: seg <= 7'b1111111;
            endcase
        end
        1: begin
            case (data)
                0: seg <= 7'b1000000;
                1: seg <= 7'b1111001;
                2: seg <= 7'b0100100;
                3: seg <= 7'b0110000;
                4: seg <= 7'b0011001;
                5: seg <= 7'b0010010;
                6: seg <= 7'b0000010;
                7: seg <= 7'b1111000;
                8: seg <= 7'b0000000;
                9: seg <= 7'b0010000;
                default: seg <= 7'b1111111;
            endcase
        end
        2: begin
            seg <= 7'b0000001;  // 显示小数点
        end
        3: begin
            seg <= 7'b1111111;  // 关闭数码管
        end
    endcase
end

endmodule

这个模块接收一个时钟信号 `clk` 和一个 4 位的数据信号 `data`，以及一个 7 位的数码管输出信号 `seg`。信号 `data` 代表要显示的数字，信号 `seg` 是根据 `data` 和当前的显示位置动态生成的，以实现数字在数码管上的动态显示。在这个例子中，我们使用了一个计数器来控制数字的显示位置和刷新频率。