用Verilog语言写一个ADC模块

以下是一个简单的 Verilog HDL 实现的 ADC（模拟数字转换器）模块，将一个 8 位的模拟信号转换为一个 8 位的数字信号：

module ADC(
    input clk, // 时钟信号
    input rst, // 复位信号
    input [7:0] analog_in, // 输入模拟信号
    output reg [7:0] digital_out // 输出数字信号
);

    reg [7:0] count; // 计数器

    always @(posedge clk or posedge rst) begin
        if (rst) begin
            count <= 8'b0;
            digital_out <= 8'b0;
        end else begin
            if (count < analog_in) begin // 模拟信号比计数器值大，则 digital_out 的对应位为 1
                digital_out[count] <= 1'b1;
            end else begin // 模拟信号比计数器值小，则 digital_out 的对应位为 0
                digital_out[count] <= 1'b0;
            end
            count <= count + 1;
        end
    end

endmodule

该模块输入端包括一个时钟信号 clk、一个复位信号 rst 和一个 8 位的模拟信号 analog_in，输出端包括一个 8 位的数字信号 digital_out。在模块内部，使用一个计数器 count 逐一比较 analog_in 的每一位和 count 的大小关系，并将比较结果存储在 digital_out 的对应位上。在每个时钟上升沿或复位信号 rst 上升沿时，计数器 count 会被清零，并将 digital_out 的所有位都置为 0。