请对下面的要求完成指定的操作，写出对应的在modelsim中的rtl和tb代码 设计一个分频系数为2.5的小数分频器 对上述设计分别搭建testbench并完成 modelsim仿真 对上述设计完成综合

在Modelsim中，RTL (Register Transfer Level)代码通常用于描述硬件组件的行为，而TB (Testbench)代码则是测试模块的驱动程序。对于一个小数分频器的设计，首先我们需要确定使用的硬件结构，比如可以使用计数器配合移位寄存器来实现。这里我们简要概述一下步骤：

**Step 1: RTL代码 - 小数分频器**

module frac_divider (
    input wire clk,      // 主时钟输入
    input wire reset_n,   // 清零信号
    input wire [4:0] in_data,  // 输入数据
    output reg [7:0] out_data  // 输出分频后的数据
);

// 使用模32的计数器和移位寄存器
reg [31:0] counter;
reg [7:0] shift_reg;

always @(posedge clk or negedge reset_n) begin
    if (!reset_n) begin
        counter <= 0;
        shift_reg <= {8'b0, in_data};
    end else if (clk) begin
        if (counter < 25) begin  // 分频系数为2.5，即32 / 12.8
            counter <= counter + 1;
        end else begin
            counter <= 0;  // 当计数满后重置
            shift_reg <= shift_reg >> 1;
        end
    end
end

assign out_data = shift_reg[7:0];  // 输出最高有效位

endmodule

**Step 2: TB代码 - 测试台（Testbench）**

module frac_divider_tb;

reg clk = 1'b0;
reg reset_n = 1'b1;
wire [7:0] out_data;

frac_divider divider(.clk(clk), .reset_n(reset_n), .in_data(8'd128), .out_data(out_data)); // 示例输入

initial begin
    $dumpfile("divider.vcd");
    $dumpvars(0, divider);
    
    forever #5 clk = ~clk;  // 无限周期模拟，假设时钟频率足够高

    // 添加测试点，改变输入数据和检查输出
    foreach (integer i; 0 to 128) begin
        reset_n = 1'b0; // 释放复位
        #10 reset_n = 1'b1; // 再次清零
        $display("%d: Input %b, Output %b", i, i, out_data); // 显示当前输入和输出
    end
end

endmodule

**Step 3: modelsim仿真**
在Modelsim中，你需要加载RTL文件，然后运行TB。你可以设置仿真时长，观察输出结果，验证分频器是否按预期工作。

**Step 4: 综合（Synthesis）**
完成了RTL设计之后，你可以使用如Quartus II、Icarus Verilog等工具进行Verilog源代码的合成，生成针对特定目标工艺库的门级网表文件，以便在实际硬件上实施。