用veriog语言先设计一个D触发器，然后由D触发器设计一个100位计数器，并提供激励模块代码

首先，我们可以使用 Verilog 实现一个 D 触发器：

module d_trigger (
    input clk,
    input reset,
    input d,
    output reg q
);

always @(posedge clk or posedge reset) begin
    if (reset) begin
        q <= 1'b0;
    end else begin
        q <= d;
    end
end

endmodule

这个代码定义了一个模块 `d_trigger`，有一个时钟信号 `clk`、一个复位信号 `reset`、一个数据输入信号 `d`，以及一个输出信号 `q`。在时钟上升沿或者复位信号上升沿时，输出信号 `q` 的值会被更新，如果复位信号为高电平，则输出信号 `q` 的值会被清零，否则输出信号 `q` 的值会等于输入信号 `d` 的值。

接下来，我们可以使用 D 触发器实现一个 100 位的计数器，并提供一个激励模块来测试它：

module counter_testbench;

reg clk, reset;
wire [99:0] count;

counter counter_inst(
    .clk(clk),
    .reset(reset),
    .count(count)
);

initial begin
    clk = 1'b0;
    forever #5 clk = ~clk;
end

initial begin
    reset = 1'b1;
    #10 reset = 1'b0;
end

initial begin
    #20 $display("Count: %d", count);
    #100000 $finish;
end

endmodule

这个测试模块定义了一个时钟信号 `clk`、一个复位信号 `reset`，以及一个输出信号 `count`，其中 `count` 是一个 100 位的寄存器。使用一个 `counter` 模块来实现计数器。在测试模块的初始块中，先将时钟信号 `clk` 初始化为低电平，并使用一个 forever 循环来不断改变时钟信号的值，以模拟时钟信号。然后，在一段时间后将复位信号 `reset` 从高电平变成低电平。最后，等待一段时间后输出计数器的值，并结束仿真。