用d触发器实现三分频的同步和异步verilog代码及电路图

以下是基于 D 触发器的同步三分频的 Verilog 代码和电路图：

Verilog 代码：

module sync_div3 (
    input clk,
    input rst,
    output reg out
    );

    reg [1:0] cnt;

    always @ (posedge clk or posedge rst) begin
        if (rst) begin
            cnt <= 2'b0;
            out <= 1'b0;
        end else begin
            cnt <= cnt + 1;
            if (cnt == 2'b11) begin
                cnt <= 2'b0;
                out <= ~out;
            end
        end
    end
endmodule

电路图：


以下是基于 D 触发器的异步三分频的 Verilog 代码和电路图：

Verilog 代码：

module async_div3 (
    input clk,
    input rst_n,
    output reg out
    );

    reg [1:0] cnt;
    reg [1:0] next_cnt;

    always @ (posedge clk or negedge rst_n) begin
        if (!rst_n) begin
            cnt <= 2'b0;
            out <= 1'b0;
        end else begin
            cnt <= next_cnt;
            out <= (cnt == 2'b11);
        end
    end

    always @ (*) begin
        next_cnt = cnt + 1;
        if (cnt == 2'b11) begin
            next_cnt = 2'b0;
        end
    end
endmodule

电路图：


注意：异步三分频需要使用异步复位（即 rst_n）。如果使用同步复位（即 rst），则需要在复位信号和时钟信号之间添加一个异步复位电路，以确保正确的复位行为。