异步复位置位jk触发器电路图

### 关于异步复位置位 JK 触发器

在设计带有异步复位和置位功能的 JK 触发器时，通常会引入额外的逻辑来处理这些特殊操作。对于异步复位而言，在接收到有效的复位信号时立即执行复位动作而不必等待下一个时钟边沿；而对于置位，则是在特定条件下立即将触发器设置到预定义的状态。

#### 异步复位置位 JK 触发器的工作原理

该类型的触发器除了常规的 J 和 K 输入外还具有两个独立控制端——清零（CLR, 即复位）和置数（PRE）。当 CLR 或 PRE 被激活时，无论当前处于哪个阶段都将立刻影响 Q 输出：

- 当 CLR=0 (低电平有效)，则不论 J,K 的值如何都会使输出变为 0；
- 如果 PRE=0 (假设也是低电平有效), 则会使输出强制为 1。

这种特性允许外部条件迅速改变内部存储的数据而无需依赖时序脉冲。

#### Verilog 实现示例

下面是一个简单的 Verilog 描述用于实现上述行为:

module jk_ff_async_reset_set(
    input wire clk,
    input wire rst_n, // Active low asynchronous reset
    input wire set_n, // Active low asynchronous preset
    input wire j,
    input wire k,
    output reg q
);
always @(posedge clk or negedge rst_n or negedge set_n) begin : proc_q
    if (!rst_n)
        q <= 1'b0;
    else if (!set_n)
        q <= 1'b1;
    else
        case ({j,k})
            2'b00: ;
            2'b01: q <= ~q; // Toggle on falling edge of clock with respect to previous state.
            2'b10: q <= 1'b1;
            default: q <= 1'b0; // For both inputs high, force the flip-flop into a known state.
        endcase
end
endmodule

此模块展示了如何通过 `always` 块中的敏感列表同时监听正跳变沿上的时钟事件以及负跳变处发生的异步复位(set_n/rst_n)[^3]。

#### 电路图示意

虽然无法直接提供图形化表示，但可以描述其基本组成结构如下：

- **J 和 K 输入**连接至组合逻辑单元，负责根据输入决定下一状态。
- **CLK 输入**作为同步时钟源驱动整个触发过程。
- **RST_N 和 SET_N 输入**(均为活动低)分别直连到触发器的核心部分之前，确保能够在任何时候优先响应这两个命令并即时调整输出Q的状态[^5]。