用verilog写一个16位加法器，其中输入为两个16位的加数和一个进位，输出一个16位的和以及一个进位

首先，声明16位输入和输出变量：input [15:0] A, B; //16位加数
input Cin; //进位
output [15:0] Sum; //16位和
output Cout; //进位//16位加法器
always @ (A or B or Cin)
begin
Sum = A + B + Cin;
Cout = (A[15] & B[15]) | (A[15] & Cin) | (B[15] & Cin);
end//16位加法器完成。