用verilog语言设计一个8位加法器

好的，以下是一个简单的8位加法器的Verilog代码：

module adder8bit(input [7:0] a, input [7:0] b, output reg [7:0] sum);

always @(a, b) begin
    sum = a + b;
end

endmodule

这个模块有3个输入端口和1个输出端口。输入a和b是8位宽的，用于输入加数。输出sum也是8位宽的，用于输出加法结果。

在always代码块中，我们使用加法运算符将输入a和b相加，并将结果存储在输出sum中。请注意，sum被声明为寄存器类型，因为它的值需要在always代码块中被分配。

希望这个代码对你有所帮助！