用VHDL设计一个4选1数据选择器每个数据的位数都是四位

以下是一个简单的 VHDL 代码，用于实现一个 4 选 1 数据选择器：

entity data_selector is
    port (
        data0 : in std_logic_vector(3 downto 0);
        data1 : in std_logic_vector(3 downto 0);
        data2 : in std_logic_vector(3 downto 0);
        data3 : in std_logic_vector(3 downto 0);
        select : in std_logic_vector(1 downto 0);
        output : out std_logic_vector(3 downto 0)
    );
end entity;

architecture rtl of data_selector is
begin
    process (data0, data1, data2, data3, select)
    begin
        case select is
            when "00" =>
                output <= data0;
            when "01" =>
                output <= data1;
            when "10" =>
                output <= data2;
            when "11" =>
                output <= data3;
        end case;
    end process;
end architecture;

这个代码定义了一个名为 `data_selector` 的实体，它有 5 个输入端口和 1 个输出端口。输入端口 `data0`、`data1`、`data2` 和 `data3` 分别表示 4 个输入数据，每个数据都是一个 4 位的二进制数。输入端口 `select` 是一个 2 位的二进制数，用于选择要输出的数据。输出端口 `output` 是一个 4 位的二进制数，表示选择的数据。

在体系结构部分，我们定义了一个名为 `rtl` 的体系结构，并在其中实现了一个进程。这个进程会在输入数据或选择信号发生变化时被触发。在进程中，我们使用了一个 `case` 语句来根据选择信号选择要输出的数据。最后，我们将选择的数据赋值给输出端口 `output`。

以上是一个简单的 VHDL 代码，用于实现一个 4 选 1 数据选择器。