用Verilog写一个module，可以实现ahb总线转apb总线

好的，下面是一个基本的Verilog代码实现：

module ahb2apb (
  input     i_clk,
  input     i_resetn,
  input     i_hsel,
  input     i_hready,
  input     i_hwrite,
  input     [31:0] i_haddr,
  input     [31:0] i_hwdata,
  output    o_psel,
  output    o_pready,
  output    o_pwrite,
  output    [31:0] o_paddr,
  output    [31:0] o_pwdata,
  input     [31:0] i_prdata
);

// 定义常量
localparam IDLE   = 2'b00; // 空闲状态
localparam BUSY   = 2'b01; // 忙状态
localparam WAIT   = 2'b10; // 等待状态

// 定义状态机状态
reg [1:0] state_reg, state_next;

// 定义状态机输出信号
reg paddr_sel_reg, paddr_sel_next;
reg pwrite_sel_reg, pwrite_sel_next;

// 定义内部寄存器
reg [31:0] paddr_reg, paddr_next;
reg [31:0] pwdata_reg, pwdata_next;
reg [31:0] prdata_reg;

// 初始化状态机状态
initial state_reg = IDLE;

// 状态机转移条件
always @ (state_reg or i_hsel or i_hready or paddr_sel_reg or pwrite_sel_reg or prdata_reg) begin
  state_next = state_reg;
  paddr_sel_next = paddr_sel_reg;
  pwrite_sel_next = pwrite_sel_reg;
  case (state_reg)
    IDLE:
      if (i_hsel && i_hready) begin
        state_next = BUSY;
        paddr_sel_next = 1'b1;
        if (i_hwrite) begin
          pwrite_sel_next = 1'b1;
        end
      end
    BUSY:
      if (!i_hsel || !i_hready) begin
        state_next = IDLE;
        paddr_sel_next = 1'b0;
        pwrite_sel_next = 1'b0;
      end else if (paddr_sel_reg && !o_psel) begin
        state_next = WAIT;
      } else if (pwrite_sel_reg && !o_psel) begin
        state_next = WAIT;
      }
    WAIT:
      if (!i_hsel || !i_hready) begin
        state_next = IDLE;
        paddr_sel_next = 1'b0;
        pwrite_sel_next = 1'b0;
      end else if (o_psel && o_pready) begin
        state_next = BUSY;
      }
  endcase
end

// 状态机输出信号赋值
always @ (posedge i_clk or negedge i_resetn) begin
  if (~i_resetn) begin
    paddr_sel_reg <= 1'b0;
    pwrite_sel_reg <= 1'b0;
    paddr_reg <= 32'h0000_0000;
    pwdata_reg <= 32'h0000_0000;
  end else begin
    paddr_sel_reg <= paddr_sel_next;
    pwrite_sel_reg <= pwrite_sel_next;
    paddr_reg <= paddr_next;
    pwdata_reg <= pwdata_next;
  end
end

// 内部信号赋值
always @ (state_reg or i_haddr or i_hwdata or i_prdata or o_psel or o_pready or o_paddr or o_pwdata) begin
  case (state_reg)
    IDLE:
      paddr_next = i_haddr;
      pwdata_next = i_hwdata;
      o_psel = 1'b0;
      o_pready = 1'b0;
      o_paddr = 32'h0000_0000;
      o_pwdata = 32'h0000_0000;
    BUSY:
      o_psel = paddr_sel_reg || pwrite_sel_reg;
      o_pready = 1'b1;
      o_paddr = paddr_reg;
      if (pwrite_sel_reg) begin
        o_pwdata = pwdata_reg;
      end else begin
        o_pwdata = 32'h0000_0000;
      end
    WAIT:
      o_psel = 1'b0;
      o_pready = 1'b0;
      o_paddr = 32'h0000_0000;
      o_pwdata = 32'h0000_0000;
  endcase
  prdata_reg = i_prdata;
end

endmodule

以上代码实现了一个简单的 ahb 总线到 apb 总线的转换，输入信号包括时钟信号 i_clk、复位信号 i_resetn、ahb 总线信号 i_hsel、i_hready、i_hwrite、i_haddr、i_hwdata，输出信号包括 apb 总线信号 o_psel、o_pready、o_pwrite、o_paddr、o_pwdata、i_prdata。其中，状态机实现了 ahb 总线和 apb 总线之间的协议转换，内部寄存器实现了数据的传输。当状态机处于 BUSY 状态时，判断 paddr_sel_reg 和 pwrite_sel_reg，如果有一个信号有效就进入 WAIT 状态，等待 apb 总线信号输出完毕；当状态机处于 WAIT 状态时，等待 apb 总线信号输出完毕后再次进入 BUSY 状态，继续处理 ahb 总线信号。