写一个python 代码生成verilog 的程序

以下是一个简单的Python程序，用于生成Verilog代码：

# 定义模块名称和端口列表
module_name = "test"
ports = [("clk", "input"),
         ("rst", "input"),
         ("data_in", "input", 8),
         ("data_out", "output", 8)]

# 生成模块头
verilog_code = "module {} (".format(module_name)
for port in ports:
    verilog_code += "{} {},".format(port[1], port[0])
verilog_code = verilog_code[:-1] + ");\n\n"

# 生成端口声明
for port in ports:
    if len(port) == 2:
        verilog_code += "  {} {};\n".format(port[1], port[0])
    else:
        verilog_code += "  {} [{}:0] {};\n".format(port[1], port[2]-1, port[0])
verilog_code += "\n"

# 生成逻辑代码
verilog_code += "  always @(posedge clk) begin\n"
verilog_code += "    if (rst) begin\n"
verilog_code += "      data_out <= 0;\n"
verilog_code += "    end else begin\n"
verilog_code += "      data_out <= data_in;\n"
verilog_code += "    end\n"
verilog_code += "  end\n"

# 生成模块尾
verilog_code += "\nendmodule\n"

# 打印生成的Verilog代码
print(verilog_code)

这个程序生成一个名为“test”的Verilog模块，具有4个端口：clk、rst、data_in和data_out。其中data_in和data_out是8位宽的。逻辑代码将data_in复制到data_out，但只有在rst为0时才会执行。

你可以根据自己的需要修改程序，以生成适合你的Verilog代码。