写一个verilog串口

以下是一个简单的Verilog串口示例代码：

module uart(
    input clk,
    input resetn,
    input rx,
    output tx
);

parameter BAUD_RATE = 9600; // 波特率

reg [3:0] tx_state = 0; // 发送状态机
reg [3:0] rx_state = 0; // 接收状态机
reg [7:0] tx_data = 8'h00; // 待发送数据
reg [7:0] rx_data = 8'h00; // 接收到的数据
reg tx_busy = 0; // 发送忙标志
reg rx_busy = 0; // 接收忙标志
reg [15:0] bit_cnt = 16'h0000; // 位计数器
reg [15:0] baud_cnt = 16'h0000; // 波特率计数器

assign tx = tx_busy ? tx_data[0] : 1'b1; // TX输出
assign rx_busy = rx_state != 4'b0000; // 接收忙标志

always @(posedge clk or negedge resetn) begin
    if (!resetn) begin
        tx_state <= 4'b0000;
        rx_state <= 4'b0000;
        tx_busy <= 0;
        rx_busy <= 0;
        bit_cnt <= 16'h0000;
        baud_cnt <= 16'h0000;
    end else begin
        // 发送状态机
        case (tx_state)
            4'b0000: begin // 空闲状态
                if (tx_busy) begin
                    tx_busy <= 0;
                    tx_state <= 4'b0001;
                end
            end
            4'b0001: begin // 开始位
                tx <= 1'b0;
                bit_cnt <= 16'h0001;
                baud_cnt <= 16'h0000;
                tx_state <= 4'b0010;
            end
            4'b0010: begin // 数据位
                if (baud_cnt == BAUD_RATE / 2) begin
                    tx <= tx_data[bit_cnt];
                    bit_cnt <= bit_cnt + 1;
                    baud_cnt <= 16'h0000;
                end else begin
                    baud_cnt <= baud_cnt + 1;
                end
                if (bit_cnt == 8'h08) begin
                    tx <= 1'b1;
                    bit_cnt <= 16'h0000;
                    baud_cnt <= 16'h0000;
                    tx_state <= 4'b0011;
                end
            end
            4'b0011: begin // 停止位
                if (baud_cnt == BAUD_RATE / 2) begin
                    tx <= 1'b1;
                    baud_cnt <= 16'h0000;
                end else begin
                    baud_cnt <= baud_cnt + 1;
                end
                if (bit_cnt == 16'h0010) begin
                    tx_busy <= 0;
                    tx_state <= 4'b0000;
                end
            end
        endcase

        // 接收状态机
        case (rx_state)
            4'b0000: begin // 空闲状态
                if (!rx) begin
                    bit_cnt <= 16'h0001;
                    baud_cnt <= 16'h0000;
                    rx_state <= 4'b0001;
                end
            end
            4'b0001: begin // 开始位
                if (baud_cnt == BAUD_RATE / 2) begin
                    rx_data <= rx;
                    bit_cnt <= bit_cnt + 1;
                    baud_cnt <= 16'h0000;
                    rx_state <= 4'b0010;
                end else begin
                    baud_cnt <= baud_cnt + 1;
                end
            end
            4'b0010: begin // 数据位
                if (baud_cnt == BAUD_RATE) begin
                    rx_data <= {rx_data[6:0], rx};
                    bit_cnt <= bit_cnt + 1;
                    baud_cnt <= 16'h0000;
                end else begin
                    baud_cnt <= baud_cnt + 1;
                end
                if (bit_cnt == 8'h08) begin
                    rx_state <= 4'b0011;
                end
            end
            4'b0011: begin // 停止位
                if (baud_cnt == BAUD_RATE) begin
                    rx_state <= 4'b0000;
                end else begin
                    baud_cnt <= baud_cnt + 1;
                end
            end
        endcase
    end
end

// 发送数据
// 如果前一次发送未完成，则忽略当前发送请求
task send;
    input [7:0] data;
    begin
        if (!tx_busy) begin
            tx_data <= data;
            tx_busy <= 1;
        end
    end
endtask

// 接收数据
task receive;
    output [7:0] data;
    begin
        data <= rx_data;
    end
endtask

endmodule

这个模块实现了一个简单的串口，包括发送和接收状态机。它支持9600波特率，8数据位，无校验位和1停止位。通过调用`send`任务可以向串口发送数据，通过调用`receive`任务可以从串口接收数据。