用verilog代码将16位宽的变量取前8位变量

可以使用Verilog中的位选择运算符来实现从16位宽变量中取出前8位的操作。具体的代码如下：

module get8from16(
    input [15:0] in16,
    output reg [7:0] out8
);

always @(*) begin
    out8 = in16[15:8]; // 取输入变量in16的高8位，存储到输出变量out8中
end

endmodule

在这个模块中，输入变量in16是16位宽的，输出变量out8是8位宽的。我们使用位选择运算符in16[15:8]，将输入变量in16的高8位选出来，并将结果存储在输出变量out8中。这个操作相当于将输入变量in16的高8位赋值给输出变量out8。