写一个verilog模块 模拟spi接口控制的slave芯片，该模块包含16个32位寄存器，spi地址宽度为10，数据宽度为32，spi接口要求将地址和数据串行化，先输入地址后输入数据，地址和数据都是高位在前，有单独一个控制信号指示读写操作

下面是一个简单的Verilog模块，用于模拟SPI接口控制的Slave芯片，包含16个32位寄存器。该模块通过串行化地址和数据来实现SPI接口，并使用一个控制信号来指示读写操作。

module spi_slave (
  input clk,
  input reset,
  input [9:0] spi_addr,
  input [31:0] spi_data_in,
  input spi_rw,
  output [31:0] spi_data_out
);

  reg [31:0] register_file [0:15];
  reg [4:0] current_address;
  reg [31:0] current_data;
  reg [1:0] state;
  reg [31:0] shift_register;
  reg [4:0] shift_count;
  reg spi_ss;

  parameter IDLE = 2'b00;
  parameter ADDR = 2'b01;
  parameter DATA = 2'b10;

  always @(posedge clk) begin
    if (reset) begin
      current_address <= 0;
      current_data <= 0;
      state <= IDLE;
      shift_register <= 0;
      shift_count <= 0;
      spi_ss <= 1'b1;
    end else begin
      case (state)
        IDLE: begin
          if (!spi_rw) begin
            current_address <= spi_addr;
            state <= ADDR;
            shift_register <= {spi_addr, 32'h0000};
            shift_count <= 42;
            spi_ss <= 1'b0;
          end else begin
            spi_data_out <= 32'h00000000;
          end
        end
        ADDR: begin
          current_address <= shift_register[41:32];
          if (shift_count == 0) begin
            state <= DATA;
            shift_register <= {32'h0000, spi_data_in};
            shift_count <= 32;
          end else begin
            shift_register <= {shift_register[40:0], 1'b0};
            shift_count <= shift_count - 1;
          end
        end
        DATA: begin
          current_data <= shift_register[31:0];
          if (shift_count == 0) begin
            register_file[current_address] <= current_data;
            state <= IDLE;
            spi_ss <= 1'b1;
          end else begin
            shift_register <= {shift_register[30:0], 1'b0};
            shift_count <= shift_count - 1;
          end
        end
      endcase
      if (spi_rw) begin
        spi_data_out <= register_file[spi_addr];
      end
    end
  end

endmodule

该模块包含一个16x32的寄存器文件，使用一个5位的寄存器地址来访问寄存器。模块使用一个状态机来处理SPI接口的读写操作，其中包括三个状态：IDLE，ADDR和DATA。在IDLE状态下，模块等待来自主控制器的读或写请求。如果是读请求，则模块返回当前地址的寄存器值。如果是写请求，则模块进入ADDR状态，并将输入的地址和数据存储在移位寄存器中。在ADDR状态下，模块将移位寄存器中的地址和数据逐位移出，并将其存储在current_address和current_data寄存器中。一旦地址和数据都被移出，模块将进入DATA状态，并将current_data存储在当前地址的寄存器中。在DATA状态下，模块将移位寄存器中的数据逐位移出，并将其存储在current_data寄存器中。一旦所有数据都被移出，模块将进入IDLE状态，并等待下一个读或写请求。在所有状态下，模块使用一个位控制信号spi_ss来指示SPI从设备的选择信号。