用verilog语言写出可调时数字钟

以下是一个简单的可调时数字钟的Verilog代码：

module clock (
    input clk,           // 时钟信号
    input reset,         // 复位信号
    input [1:0] hour_set,// 时钟设定小时数
    input [3:0] min_set, // 时钟设定分钟数
    output [1:0] hour,   // 当前小时数
    output [3:0] min     // 当前分钟数
);

reg [1:0] hour_reg;      // 小时寄存器
reg [3:0] min_reg;       // 分钟寄存器

always @(posedge clk) begin
    if (reset) begin     // 复位信号为1时，将小时和分钟寄存器清零
        hour_reg <= 0;
        min_reg <= 0;
    end else begin
        if (min_reg == 59) begin
            min_reg <= 0;  // 分钟数达到59时，归零，并将小时数加1
            hour_reg <= hour_reg + 1;
        end else begin
            min_reg <= min_reg + 1; // 分钟数加1
        end
        if (hour_reg == 24) begin
            hour_reg <= 0; // 小时数达到24时，归零
        end
    end
end

assign hour = hour_reg;   // 输出小时数
assign min = min_reg;     // 输出分钟数

endmodule

在此代码中，时钟信号`clk`用于触发寄存器的更新。复位信号`reset`将小时和分钟寄存器清零。小时和分钟设定值由`hour_set`和`min_set`输入。在每个时钟周期中，如果分钟数达到59，则将分钟数归零并将小时数加1；如果小时数达到24，则将小时数归零。最终输出的当前小时数和分钟数分别为`hour_reg`和`min_reg`。