将下面这个VHDL代码转化为Verilog代码“module Tem_Top_tb( ); reg i_clk = 1'b0 ; reg i_rst = 1'b0 ; reg i_ADC_clk ; reg [9:0] i_ADC ; wire o_LED ; wire o_Serial_data; Tem_Top Tem_Top_inst( .i_clk (i_clk ), .i_rst (i_rst ), .i_ADC_clk (i_ADC_clk ), .i_ADC (i_ADC ), .o_LED (o_LED ), .o_Serial_data(o_Serial_data ) ); initial begin i_clk = 0; i_rst = 1; i_ADC_clk = 0; #1000 i_rst = 0; end always #10 i_clk = ~i_clk; always #20 i_ADC_clk = ~i_ADC_clk; reg [19:0] r_cnt = 20'd0; always @(posedge i_ADC_clk)begin if(i_rst == 1'b1) r_cnt <=20'd0; else r_cnt <= r_cnt + 1'b1; end always @(posedge i_ADC_clk)begin case (r_cnt) 20'd200 :i_ADC <= 10'd10 ; 20'd4000 :i_ADC <= 10'd87 ; 20'd15000 :i_ADC <= 10'd108 ; 20'd19500 :i_ADC <= 10'd135 ; 20'd20000 :i_ADC <= 10'd160 ; 20'd40000 :i_ADC <= 10'd115 ; 20'd60000 :i_ADC <= 10'd32 ; 20'd80000 :i_ADC <= 10'd198 ; 20'd100000 :i_ADC <= 10'd248 ; endcase end endmodule”

下面是转化后的Verilog代码：

module Tem_Top_tb();
  reg i_clk = 1'b0;
  reg i_rst = 1'b0;
  reg i_ADC_clk;
  reg [9:0] i_ADC;
  wire o_LED;
  wire o_Serial_data;
  Tem_Top Tem_Top_inst(
    .i_clk        (i_clk         ),
    .i_rst        (i_rst         ),
    .i_ADC_clk    (i_ADC_clk     ),
    .i_ADC        (i_ADC         ),
    .o_LED        (o_LED         ),
    .o_Serial_data(o_Serial_data )
  );
  initial begin
    i_clk         = 0;
    i_rst         = 1;
    i_ADC_clk     = 0;
    #1000
    i_rst         = 0;
  end
  always #10 i_clk     = ~i_clk;
  always #20 i_ADC_clk = ~i_ADC_clk;
  reg [19:0] r_cnt = 20'd0;
  always @(posedge i_ADC_clk) begin
    if (i_rst == 1'b1)
      r_cnt <= 20'd0;
    else
      r_cnt <= r_cnt + 1'b1;
  end
  always @(posedge i_ADC_clk) begin
    case (r_cnt)
      20'd200    : i_ADC <= 10'd10;
      20'd4000   : i_ADC <= 10'd87;
      20'd15000  : i_ADC <= 10'd108;
      20'd19500  : i_ADC <= 10'd135;
      20'd20000  : i_ADC <= 10'd160;
      20'd40000  : i_ADC <= 10'd115;
      20'd60000  : i_ADC <= 10'd32;
      20'd80000  : i_ADC <= 10'd198;
      20'd100000 : i_ADC <= 10'd248;
    endcase
  end
endmodule

注意，Verilog中没有initial语句块，而是使用了always @(posedge i_ADC_clk)块来代替。在这个块中，我们把i_rst的初值设为1，然后在1000个时钟周期后将其置为0，以模拟复位的过程。同时，我们也使用了Verilog的case语句块来代替VHDL的case语句块，用于在不同的r_cnt时刻下给i_ADC赋值。