uvm 中set_type_override_by_type

时间: 2023-07-07 21:14:00 浏览: 198
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UVM学习记录.docx

`set_type_override_by_type()` 是 UVM 中的一个函数,用于覆盖指定类型的组件或接口的默认类型。其函数原型如下: ```verilog function void uvm_config_db#(T)::set_type_override_by_type( uvm_component comp, type_id desired_type, string inst_path = "", uvm_object_wrapper replace_with = null, bit replace = 1, uvm_object_wrapper original_wrapper = null ) ``` 参数说明: - `comp`:要进行类型覆盖的组件或接口对象。 - `desired_type`:要覆盖的类型。 - `inst_path`:要覆盖的实例路径。默认为空,表示对所有实例进行覆盖。 - `replace_with`:要替换成的类型。默认为 `null`,表示使用原始类型。 - `replace`:是否替换。默认为 1,表示进行替换。 - `original_wrapper`:原始类型的对象包装器。默认为 `null`,表示使用 `replace_with` 中的对象包装器。 例如,下面的代码将 `my_agent` 中的 `my_driver` 对象的类型从 `my_driver` 覆盖为 `my_special_driver`: ```verilog uvm_config_db#(uvm_object_wrapper)::set_type_override_by_type( my_agent.my_driver, type_id::get(my_driver::type_id::get()), "", uvm_object_wrapper::type_id::get_by_name("my_special_driver"), 1 ); ```
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请逐行注释下面的代码:class riscv_instr_base_test extends uvm_test; riscv_instr_gen_config cfg; string test_opts; string asm_file_name = "riscv_asm_test"; riscv_asm_program_gen asm_gen; string instr_seq; int start_idx; uvm_coreservice_t coreservice; uvm_factory factory; uvm_component_utils(riscv_instr_base_test) function new(string name="", uvm_component parent=null); super.new(name, parent); void'($value$plusargs("asm_file_name=%0s", asm_file_name)); void'($value$plusargs("start_idx=%0d", start_idx)); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); coreservice = uvm_coreservice_t::get(); factory = coreservice.get_factory(); uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); uvm_info(gfn, "Create configuration instance...done", UVM_LOW) uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix}; // Override the default riscv instruction sequence if($value$plusargs("instr_seq=%0s", instr_seq)) begin factory.set_type_override_by_name("riscv_instr_sequence", instr_seq); end if (riscv_instr_pkg::support_debug_mode) begin factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"}); end endfunction function void report_phase(uvm_phase phase); uvm_report_server rs; int error_count; rs = uvm_report_server::get_server(); error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); if (error_count == 0) begin uvm_info("", "TEST PASSED", UVM_NONE); end else begin uvm_info("", "TEST FAILED", UVM_NONE); end uvm_info("", "TEST GENERATION DONE", UVM_NONE); super.report_phase(phase); endfunction virtual function void apply_directed_instr(); endfunction task run_phase(uvm_phase phase); int fd; for(int i = 0; i < cfg.num_of_tests; i++) begin string test_name; randomize_cfg(); riscv_instr::create_instr_list(cfg); riscv_csr_instr::create_csr_filter(cfg); asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_directed_instr(); uvm_info(gfn, "All directed instruction is applied", UVM_LOW) asm_gen.gen_program(); asm_gen.gen_test_file(test_name); end endtask virtual function void randomize_cfg(); DV_CHECK_RANDOMIZE_FATAL(cfg); uvm_info(gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW) endfunction endclass

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