同一phase阶段的uvm default_sequence 重复多次设置后，最终执行的是哪次设置的

在 UVM 中，如果针对一个特定的 phase 阶段多次设置了 default_sequence，那么最终执行的是最后一次设置的 default_sequence。也就是说，后设置的 default_sequence 会覆盖之前设置的 default_sequence。这是因为 UVM 中的 default_sequence 是一个静态成员变量，所有实例化的 sequence 类都是共享同一个 default_sequence，因此每次设置 default_sequence 实际上都是在修改同一个静态成员变量的值。所以最终执行的是最后一次设置的 default_sequence。如果需要在同一 phase 阶段执行多个 sequence，可以使用 `uvm_sequence_utils` 中的 `set_inst_override_by_type` 方法，在运行时动态地修改实例化的 sequence 类型。

相关问题

class vbase_test extends uvm_test; `uvm_component_utils(vbase_test) env m_env; vseqr m_vseqr; int unsigned simSeed; function new(string name, uvm_component parent); super.new(name, parent); endfunction : new extern function void build_phase (uvm_phase phase); extern function void connect_phase (uvm_phase phase); extern task reset_phase(uvm_phase phase); extern task reset_reg_model(); extern function void end_of_elaboration_phase(uvm_phase phase); extern function void start_of_simulation_phase(uvm_phase phase); extern task main_phase(uvm_phase phase); // report test result extern virtual function void report_phase(uvm_phase phase); endclass : vbase_test function void vbase_test::build_phase (uvm_phase phase); super.build_phase(phase); m_env = env::type_id::create(.name("m_env"), .parent(this)); // virtual sequencer m_vseqr = vseqr::type_id::create(.name("m_vseqr"), .parent(this)); uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vBaseSeq::type_id::get()); //uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vUniBaseSeq#()::type_id::get()); endfunction : build_phase function void vbase_test::connect_phase (uvm_phase phase); m_vseqr.p_rm = m_env.m_reg_model; m_vseqr.i2c_seqr = m_env.m_i2c_agent.m_seqr; endfunction : connect_phase task vbase_test::reset_phase(uvm_phase phase); //`uvm_info(get_type_name(), {"REGISTER MODEL:\n", m_reg_model.sprint()}, UVM_MEDIUM) reset_reg_model(); super.reset_phase(phase); endtask task vbase_test::reset_reg_model(); forever begin wait (tb_top.reset_n == 0); m_env.m_reg_model.reset(); `uvm_info(get_type_name(), "Reseting Complete", UVM_MEDIUM) wait (tb_top.reset_n == 1); end endtask function void vbase_test::end_of_elaboration_phase(uvm_phase phase); int handle; $system("rm -rf TEST_RUNNING"); simSeed = $get_initial_random_seed(); handle = $fopen($psprintf("TEST_RUNNING_%0d",simSeed),"w"); $fclose(handle); handle = $fopen("caseSeed","w"); $fwrite(handle,"%0d",simSeed); $fclose(handle); if($test$plusargs("uvm_tree")) uvm_top.print_topology(); endfunction : end_of_elaboration_phase function void vbase_test::start_of_simulation_phase(uvm_phase phase); `uvm_info(get_type_name(), {"start of simulation for ", get_full_name()}, UVM_HIGH); endfunction : start_of_simulation_phase task vbase_test::main_phase(uvm_phase phase); phase.phase_done.set_drain_time(this, 200ns); endtask : main_phase // report test result function void vbase_test::report_phase(uvm_phase phase); uvm_report_server server; int handle; int unsigned err_num; super.report_phase(phase); server = get_report_server(); err_num = (server.get_severity_count(UVM_ERROR) + server.get_severity_count(UVM_FATAL)); simSeed = $get_initial_random_seed(); $display("\n********************************************************************************************\n"); if (err_num != 0) begin $display("TEST CASE FAILED!!!"); handle = $fopen($psprintf("TEST_FAILED_%0d",simSeed),"w"); end else begin $display("TEST CASE PASSED!!!"); handle = $fopen($psprintf("TEST_PASSED_%0d",simSeed),"w"); end $fclose(handle); $display("\n********************************************************************************************\n"); $system("rm -rf TEST_RUNNING*"); endfunction `endif

这是一个VMM（Verification Methodology Manual）风格的UVM（Universal Verification Methodology）测试类`vbase_test`的实现。以下是对每个函数的简要说明：

- `new`函数：构造函数，用于初始化测试类的成员变量。
- `build_phase`函数：在构建阶段（build phase）创建测试环境（`m_env`）和虚拟序列产生器（`m_vseqr`），并通过UVM配置数据库设置默认的序列（`vBaseSeq`）到虚拟序列产生器。
- `connect_phase`函数：在连接阶段（connect phase）连接虚拟序列产生器的输入端口和测试环境的相关组件。
- `reset_phase`函数：重置阶段（reset phase）的任务，在系统复位信号为低电平时重置寄存器模型（`m_env.m_reg_model`）。
- `reset_reg_model`函数：重置寄存器模型的任务，无限循环等待系统复位信号为低电平，然后调用寄存器模型的重置方法，并在系统复位信号为高电平时完成重置操作。
- `end_of_elaboration_phase`函数：结束实例化阶段（end of elaboration phase）的任务，删除之前运行的测试结果文件，并记录随机种子到文件中。
- `start_of_simulation_phase`函数：开始仿真阶段（start of simulation phase）的任务，用于在仿真开始时打印相关信息。
- `main_phase`函数：主阶段（main phase）的任务，设置阶段完成延迟时间。
- `report_phase`函数：报告阶段（report phase）的任务，用于打印测试结果和清理相关文件。

请注意，这只是一个测试类的简化版本，具体实现可能还包括其他成员变量和方法。如果您有特定的问题或需要进一步的帮助，请提供更多的上下文信息。

uvm_config_db#(uvm_object_wrapper)::set(this,"agt.sqr.main_phase","default_seq", my_sequence::type_id::get());

这是一个 UVM 中的配置数据库操作，用于将 `my_sequence` 类型的默认实例注册到名为 `agt.sqr.main_phase` 的配置路径下。这样，在需要使用该默认实例的时候，就可以通过配置数据库获取到该实例。其中，`uvm_object_wrapper` 是一个模板类，用于封装被注册的对象。